Логический анализатор

 

Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых объектов. Цель изобретения - повышение точности анализатора. Изобретение позволяет формировать и накапливать для последующего анализа информацию о состоянии сигнала с выхода объекта контроля. При этом запись сформированной информации осуществляется в моменты изменения указанного сигнала, что повышает точность его отслеживания. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) А1 щ) S С 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (2 1 .) 448681 7/24-24 (22) 26.09.88 (46) 23. 08. 90. Нюп. Ф 31 (72) А.Н. Бучнев, В.P. Роговой, В.В. Карповский и Е.И. Карпунин (53) 681 3(088.8) (56) Авторское свидетельство СССР

)) 1206787, кл. С 06 F 11/30, 1986.

Патент Cl!IA ) - 4373193; кл. С 06 F 3/05, опублик. 1983.

ИзоЬретение относится к вычислительной технике и может быть использовано для контроля цифровых объектов.

Цель изобретения — повьппение точности анализатора.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 и 3 — временные диаграммы его работы в режимах записи и считывания.

Анализатор содержит счетчик 1 им- пульсов, регистр 2, блок 3 памяти, счетчик 4 адреса, генератор 5 импульсов, коммутатор 6, формирователь 7 импульса, элементы И-НЕ 8 и 9, триггеры

10 и 11, элементы 12 и 13 задержки, элементы И 14 и 15, элемент НЕ 16 информационный вход 17, вход 18 запуска, группу информационных входов-выходов 19, вход 20 задания режима и вход 21 сигнала записи-чтения.

Анализатор работает следующими образом.

Согласно временной диаграмме (фиг. 2) анализатор переходит в режим

2 (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано для контроля цифровых объектов.

Цель изобретения — повышение точности анализатора. Изобретение позволяет фЬрмировать и накапливать для последующего анализа информацию о состоянии сигнала с выхода объекта контроля.

При этом запись сформированной информации осуществляется в моменты изме° нения укаэанного сигнала, что повышает точность его отслеживания. 3 ил. записи информации при поступлении на вход 19 анализатора сигнала логической единицы.

Передний фронт этого сигнала устанавливает триггер 10 в состояние

"1", разрешая работу счетчика 1. Изменяющаяся синхронно с работой генератора 5 информация с выходов счетчика 1 поступает на входы регистра 2. В момент, когда происходит изменение сигнала на входе 18, формирователь 7, отслеживая это изменение, формирует на своем выходе импульсный сигнал С2 логического нуля, который проходит через открытые элементы И-НЕ 8 и 9, передним фронтом записывая в регистр

2 информацию счетчика 1 и с входа

18 анализатора. Этот сигнал также поступает на тактовый вход триггера 11, устанавливая его в "0". Триггер 11 формирует сигнал разрешения -логический ноль длительностью, определяемой элементом 13 задержки. Сформированный триггером сигнал (фиг. 2) поступает

1587511 на вход разрешения (выборки) блока 3 памяти через элемент И 15, осуществляя запись о адресу, установленному на счетчике 4; информации, поступающей с выходов регистра 2. По заднему фронту сигнала происходит изменение содержимого счетчика 4 на единицу. Таким образом, блок 3 памяти фиксирует кроме значения сигнала, поступающего от 1p объекта контроля на вход 18 анализатора, моменты времени изменения этого сигнала. При этом, поскольку обновление информации в регистре 2 происходит в моменты изменения сигнала на входе 18, повышается точность его от» слеживания. При отсутствии изменения входного сигнала в течение времени, определяемого разрядностью счетчика 1, запись в регистр 2 осуществляется по 20 сигналу переполнения счетчика 1.

После заполнения блока 3 или в момент времени, определяемый поступлением на вход 19 сигнала логического нуля, анализатор переходит в состоя- 25 ние, при котором происходит чтение накопленной информации с целью ее анализа. По сигналу переполнения счетчика

4 триггер 10 устанавливается в "0".

Сигнал логической единицы с его инверсного выхода, поступая на вход режима блока 3, переводит его в режим чтения, позволяя осуществить алгоритм приведенный на фиг. 3, когда по задаваемым через входы-выходы 19 адресам производится считывание с блока 3 памяти накопленной информации.

Формула изобретения

4D

Логический анализатор, содержащий генерат6р импульсоВ, блок памяти, счетчик импульсов, счетчик адреса, регистр, первый триггер, два элемента И, выход генератора импульсов сое- 45 динен со счетным входом счетчика импульсов, группа выходов регистра соединена с группай информационных входов блока памяти, группа адресных входов которого подключена к группе раз- 5> рядных выходов счетчика адреса, о тл и ч а ю шийся тем, что, с целью повышения точности, в него введены коммутатор, второй триггер, форми", рователь импульса, два элемента за. держки, два элемента И-НЕ и элемент

HE причем группа разрядных выходов счетчика импульсов соединена с группой информационных входов регистра, информационный вход которого является информационным входом логического анализатора и соединен с входом фор- мирователя импульса, выход которого соединен с первым входом первого элемента И-НЕ, второй вход которого под- ключен к выходу переполнения счетчика импульсов, выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ, выход которого соединен с тактовыми входами регистра и первого триггера, информационный вход которого подключен к шине нулевого потенциала, инверсный выход первого триггера через первый элемент задержки подключен к его входу установки в "1", прямой выход первого триггера соединен с первым входом первого элемента

И и с тактовым входом счетчика адреса, выход переполнения которого соединен с первым входом второго элемента И, второй вход которого является входом запуска устройства, выход второго элемента И соединен с инверсным входом установки в "0" второго. триггера, информационный вход которого подключен к шине единичного потенциала, тактовый вход через второй элемент задержки подключен к входу запуска логического анализатора, прямой выход второго триггера соединен с вторым входом второго элемента И-НЕ и с инверсным входом сброса счетчика импульсов, инверсный выход второго триггера соединен с входом режима блока памяти, информационный вход которого подключен к выходу регистра, вход сигнала записи-чтения логичесжого анализатора соединен с входом записи счетчика адреса и через элемент.НŠ— с вторым входом первого элемента И, выход которого соединен с входом разрешения блока памяти, группа выходов которого соединена с группой информационных входов коммутатора, группа выходов которого соединена с группой информационных входов счетчика адреса, группа информационных входов-выходов коммутатора и управляющий вход коммутатора являются группой входоввыходов и входом задания режима логи-ческого анализатора..

153753 i

Сбл. $

1

18

С дл.1 с и-на6

1587511

0m 10 ос рюа

Составитель 3. Моисеенко

ТехРед Л,СеРдюкова КоРРектоР Л. Пилипенко

Редактор Н. Яцола

Заказ 2421 Тираж 569 Подписное

ВНИИПИ Государственного комитета по изобретениям и открьггиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, r. Ужгород, ул, Гагарина, 101

II 11