Устройство для деления

 

Изобретение относится к области вычислительной техники и может быть применено в быстродействующих вычислительных устройствах для выполнения операции деления чисел. Целью изобретения является повышение быстродействия устройства. Устройство содержит два регистра 1, 2 остатка, регистр 3 делителя, сумматор 4 частного, три коммутатора 5-7, два вычитателя 11 -12, регистр 8 старших разрядов делителя, сумматор 9 принудительного округления делителя, узел 10 вычисления обратной величины, блок 14 умножения, блок 17 управления и элемент И 16. Новым является введение сумматора 15 и третьего вычитателя 13, которые позволяют сократить длительность такта работы за счет исключения времени формирования произведения в однорядном коде. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ .

РЕСПУБЛИК, (19) (11) А1 (51)5 С 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЦТИЯМ

ПРИ ГННТ СССР

К А BTOPCMOMV СВИДЕТЕЛЬСТВУ

1 (21) 4422205/24-24 (22) 06.05 ° 88 (46) 07.02.90. Бюл. ¹ 5 (72) А.Г.Батюков и А.А.Иостак (53) 681.325 (088.8) (56) Карцев M.À., Брик В.А. Вычислительные системы и синхронная арифметика. M.: Советское радио, 1981,. с. 197 — 221, рис. 4.4.22 и 4.4.26. Авторское свидетельство СССР № 1429110, кл. С 06 F 7/52, 1986. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретейие относится к области вычислительной техники и может быть применено в быстродействующих вычислительных устройствах для выполнения

2 операции деления чисел. Целью изобретения является повышение быстродействия устройства. Устройство содержит два регистра 1 и 2 остатка, регистр 3 делителя, сумматор 4 частного, три коммутатора 5-7, два вычитателя 11 и 12, регистр 8 старших разрядов делителя; сумматор 9 принудительного округления делителя, узел

10 вычисления обратной величины, блок 14 умножения, блок 17 управления и элемент И 16. Новым является введение сумматора 15 и третьего вычитателя 13, которые позволяют сократить длительность такта работы за

М счет исключения времени формирования произведения в однорядном коде. 2 ил.

1541598

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройцтва для деления.

Первый регистр 1 остатка имеет два разряда слева от запятой, остальные справа. В исходном состоянии в этом регистре хранится п-разрядный двоичный код делимого без знака, а в процессе деления в каждом такте в него записывается значение поразрядных

55 разностей двухрядного кода очередного остатка, сформированного на выходах

40 и 41 вычи гателя 13.

Изобретение относится к вычислительной технике и может быть применено в быстродействующих вычислительных устройствах для выполнения опера5 ции деления чисел.

Цель изобретения — повышение быстродействия устройства.

На фиг. 1 приведена функциональная схема устройства для деления; на фиг. 2 — микропрограмма работы устройства.

Устройство для деления (фиг. 1) содержит первый 1 и второй 2 регистpb> остатка, регистр 3 делителя, сумматор 4 частного, первый 5„ второй 6 и третий 7 коммутаторы, регистр 8 старших разрядов делителя, сумматор

9 принудительного округления делителя, узел 10 вычисления обратной вели- 20 чины, второй 11, первый 12 и третий

13 вычитатели, блок 14 умножения, сумматор 15, элемент И 16, блок 17 управления, вход 18 данных устройства, вход 19 синхронизации устройства, 25 вход 20 логической "1" устройства, выход 21 частного устройства, выход

22 остатка устройства, выходы 23 и

24 разрядов регистров 1 и 2 соответ,ственно, выходы старших разрядов 25 и 26 регистров 1 и 2 соответственно, выходы 27 разрядов регистра 8, выходы

28 сумматора 9, выходы 29 узла 10, выходы 30 младших разрядов вычитателя 12, выход 31 старшего разряда вьгчитателя 12, выход 32 элемента И 16, 35 выходы 33 коммутатора 7, выходы 34 вычитателя 11 выходы 35 и 36 коммутаторов 5 и 6 соответственно, выходы 37 разрядов регистра 3, выходы первой 38 и второй 39 групп блока умножения, выходы первой 40 и второй

41 групп вычитателя 13, выходы 42 и

43 сумматоров 15 и 4 соответственно, выходы 44 — 50 блока управления.

Второй регистр 2 остатка имеет два разряда слева от запятой, остальные справа. В исходном состоянии этот регистр обнулеп, а в процессе деления в него в каждом такте записывается значение поразрядных заемов двухрядного кода очередного остатка, сформированного на выходах 40 и 41 вычитателя 13.

Регистр 3 делителя в исходном состоянии хранит и-разрядный двоичный код делителя без знака, а к началу собственно деления в него записывается произведение делителя íà (k+2) старших разрядов обратной величины, вычисленной по значению (k+3) принудительно округленных старших разрядов делителя. На последнем такте собственно деления в регистр 3 делителя записывается (m(k-1) + 5)разря- дов промежуточного значения частного (m — число тактов собственно деления), образованного на выходах 43 сумматора 4 частного. Запись информации в регистры 1 — 3 производится по синхроимпульсу с входа 19 синхронизации устройства на их синхровход и разрешающего потенциала с соответствующего выхода блока 17 управления.

Сумматор 4 частного предназначен для хранения промежуточного значения частного. После завершения собственно деления образованное в нем промежуточное значение частного поступает с выходов 43 на информационные входы второй группы коммутатора 6 и записывается в регистр 3 делителя.

Сумматор 4 частного реализован точно так же, как и в известном уст ройстве, т.е. в виде комбинационного двоичного сумматора и регистра. Перед выполнением в устройстве собственно

I деления сумматор 4 частного обнуляется путем подачи с входа 19 синхронизации устройства импульса на синхровход сумматора 4 частного и разрешающего потенциала с выхода 44 блока

17 управления на вход установки в

"0" сумматора 4 частного. В процессе собственно деления в сумматоре 4 частного осуществляется прибавление к промежуточному значению частного, накопленному на предыдущих тактах собственно деления и сдвинутому в сторону старших разрядов на (-1) разрядов, значения частного, полученного на текущем такте собственно деления. На последнем такте собст5 1541598 венно деления получившийся на выходах 43 сумматора 4 частного результат записывается в регистр 3 делителя.

Запись информации в сумматор 4 частного производится синхроимпульсом при наличии разрешающего потенциала на входе разрешения записи, который подключен к выходу 45 блока 17 управления.

С помощью коммутатора 5 осуществляется передача на информационные входы первого регистра 1 остатка либо делимого с входа 18 данных устройства, когда на выходе 44 блока 17 управления формируется сигнал логической 1, либо значения поразрядных разностей двухрядного кода остатка, образованного на выходах 40 вычитателя

13, когда на выходе 45 блока 17 управления формируется сигнал логической

"1"

С помощью коммутатора 6 осуществляется передача на информационные входы регистра 3 делителя, либо делителя с входа 18 данных устройства, когда на выходе 48 блока 17 управления формируется сигнал логической

" 1", либо значения суммы, образован- ной на выходах 42 сумматора 15, когда на выходе 49 блока 17 управления формируется сигнал логической "1", либо промежуточного значения частного, образованного на выходах 43 сумматора 4 частного, .когда на выходе

45 блока 17 управления формируется сигнал логической "1".

С помощью коммутатора 7 осуществляется передача на его выходы 33 либо значения старших (k+2) разрядов обратной величины от принудительно округленного значения старших (k+3) разрядов делителя, образованного на выходах 29 узла 10, когда на выходе

49 блока 17 управления формируется сигнал логической "1", либо значения однорядного кода (k+4) старших разрядов остатка, поступающего с выходов

30 младших разрядов вычитателя 12, когда на выходе элемента И 16 формируется сигнал логической "1

Формирование цифр частного и остатка на каждом такте работы устройства для деления производится следующим образом. Пусть делимое х и делитель у есть положительные нормализованные двоичные дроби, т ° е. 1/2 х < 1 и

1/2С у 1.

Однако это справедливо только на первом шаге деления. В дальнейшем же когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. Пусть х — значение ( старших (k+4) ра зрядов делимо го (остатка); х, у, — значение старших

-(k м (k+3) разрядов делителя у; у, + 2 значение принудительно округленных старших (k+3) разрядов делителя, с значение обратной величины (с=1/(у +

-l

+ 2 )); с„ — значение старших (k+2) разрядсв обратной величины; (х, -р) — значение усеченного остатка, полученного приведением к однорядному коду старших разрядов двухрядного кода остатка, где р=О, если в старшие разряды остатка х при приведении его к однорядному коду придет заем из (КФЧ младших разрядов, и р=2 если не придет; р — величина, на которую

E отличается значение усеченного остатка, полученного приведением к однорядному коду старших разрядов двухрядного кода остатка и принудительно уменьшенная на единицу младшего разряда в вычитателе 12, от значения старших разрядов остатка, получаемого приведением к однорядному коду всех разрядов двухрядного кода остатка в вычитателе 11. На подготовительном этапе деления формируется произведение делителя у на значение старших (k+2) разрядов обратной величины

w = у с, . При выполнении собственно деления следующий остаток вычисляется по формуле х = х — w x ° Параллельно

1 с вычислением остатка в сумматоре 4 частного производится накапливание промежуточного значения частного х, являющегося суммой всех (х, — р), полученных на каждом такте работы устройства и сдвинутых один относительно другого на (k- 1) разрядов. После выполнения собственно деления значение х умножается на значение с, .

Старшие и-разрядов этого произведения и являются значением частного z.

Регистр 8 старших разрядов делителя (k+3)-разрядный и предназначен для хранения у1 (старших (k+3) разрядов делителя у без знака). Запись информации в регистр производится по синхроимпульсу при наличии разрешающего потенциала.

Сумматор 9 принудительного округления делителя является комбинацион1541598

«ой схемой. В нем осуществляется принудитепьное округление значения стар-! ших (k+3) разрядов делителя у путем прибавления единицы в его младший разряд, поступающей на вход переноса сумматора 9 принудительного округления делителя через вход 20 логической "1" устройства (т.е. в сумматоре 9 вычисляется значение у,+2 г" ). На выходах 28 сумматора

9 образуется значение старших разрядов делителя, увеличенное на единицу младшего разряда. Этим самым устраняется возможность получения на выходе 2 1 частного устройства частного с избытком.

Узел 10 вьгчисления обратной величины производит вычисление значения старших (k+2)- разрядов обратной величины с от принудительно округлен< ного значения старших разрядов делителя, поступающего на входы узла

10 с выходов 28 сумматора 9 принудительного округления делителя. На выходах 29 узла 10 вычисления обратной величины формируется значение старших (k+2) разрядов обратной величины принудительно округленного усеченного делителя, В данном случае предполагается реализация узла 10 совместно с сумматором 9 принудительного округления делителя на ПЗУ.

С помощью вычитателя 11 производится вычитание из значения поразрядных разностей двухрядного кода остатка, поступающих на входы уменьшаемого вычитателя 11 с выходов 23 разрядов первого регистра 1 остатка, значений поразрядных заемов двухрядного кода остатка, поступающих на входы вычитаемого вычитателя 11 с выходов 24 разрядов второго регистра

2 остатка, в результате чего и формируется текущий остаток в однорядном коде, который поступает на выходы

34 вычитателя 11, а на последнем такте работы устройства остаток от деления поступает и на выход 22 остатка устройства. Вычитатель 11 комбинационного типа с ускоренным распространением заема может быть заменен быстродействующим сумматором, если информацию, поступающую на его входы вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической "1".

Вьгчитатель 12 комбинационного типа осуществляет преобразование (k+5) старших разрядов двухрядного кода остатка, хранящегося в регистрах 1 и 2 остатка, в однорядный код (два разряда слева от запятой и (k+3)-ro разряда справа от запятой). При этом в вычитателе 12 осуществляется принудительное уменьшение значения усеченного остатка на единицу младшего разряда, поступающую на вход заема вычитателя 12 через вход 20 логической единицы устройства, в результате чего формируется значение х -р. На выходах

30 младших разрядов вычитателя 12 образуется однорядный код (k+4) старших разрядов остатка (один разряд слева от запятой и (k+3)-ro разряда справа от запятой), а на выходе 31 старшего разряда вычитателя 12 образуется старший разряд остатка. Так как,в устройстве при формировании частного используются старшие разряды остатка, полученные при приведении на вычитателе 12 к однорядному коду старших разрядов двухрядного кода остатка и принудительно уменьшенные на единицу младшего разряда, становится возможным образование неправильного значения частного.

Так, если значение старших разрядов приведенного отстатка, полученного на вьгходах 34 вычитателя 11, равно нулю, то при формировании однорядного кода старших разрядов остатка путем приведения к однорядному коду старших разрядов двухрядного кода остатка, принудительно уменьшенных на единицу младшего разряда, возможно получение зна. чения разности на выходах 30 младших разрядов вычитателя 12, меньшего, чем нуль, на единицу младшего разряда, т.е. значения 1, 1 ... 1. Но в этом случае на выходе 31 старшего разряда вычитателя 12 формируется единица, а в случае, если значение старших разрядов приведенного остатка, полученного на выходах 34 вычитателя 11, не равно нулю, на выходе 31 старшего разряда вычитателя 12 формируется логический "0" . Для.исключения воэможности получения в первом случае неверного значения частного в устройстве предусмотрена блокировка (формирование значения старших разрядов остатка х -р, равного нулю). 3То производится путем подачи на инверсный вход элемента И 16 единичного сигнала с выхода

31 старшего разряда вычитателя 12.

9 154

В этом случае »а выходе 32 элемента

И 16, независимо от значения сигнала на его прямом входе, формируется сигнал логического "О, который запрещает прохождение значения х,-р с. информационных входов второй группы коммутатора 7 на его выходы 33 (фор,мируется значение О, О ... О) ° В случае когда на инверсный вход элемента

И 16 подается сигнал логического "0" с выхода 31 старшего разряда вычитателя 12, а на прямой вход элемента

И 16 подается сигнал логической "1" с выхода 45 блока 17 управления, значение разрядов остатка (х -р) с. информационных входов второй группы коммутатора 7 поступает на его выходы 33.

В вычитателе 13 осуществляется вычитание из oc: àòêà, сформированного в однорядном коде на выходах 34 вычитателя 11, произведения, образованного в двухрядном коде на выходах 38 и 39 первой и второй групп блока 14 умножения. Результат этого вычитания является очередным остатком и получается на выходах 40 и 4 1 первой и второй групп вычитателя 13 в двухрядном коде. Вычитатель 13 комбинационного типа и выполнен по принципу запоминания заема.

Блок 14 умножения производит умножение содержимого регистра 3 делителя на значение величины, сформированной на выходах 33 третьего коммутатора 7. На его выходах 38 и 39 первой и второй групп образуется произведение в двухрядном коде (в виде двух чисел). Блок 14 умножения — комбинационного типа.

Сумматор 15 комбинационного типа с ускоренным распространением переноса осуществляет приведение двухрядного кода произведения, поступающего на входы первого и второго слагаемых сумматора 15 с выходов 38 и 39 первой и второй групп блока 14 умножения соответственно к однорядному коду. Однорядный код произведения с выходов 42 сумматора поступает на информационные входы третьей группы коммутатора 6, а на последнем такте работы устройства однорядный код произведения является частным, которое поступает на выход 21 частного устройства °

Блок 17 управления координирует работу узлов н блоков устройства при

1598 10

55 выполнении в нем операции деления чисел. Микропрограмма работы устройства представлена на фиг. 2.

Устройство для деления работает следующим образом.

Пусть на вход 18 данных устройства уже поступил и-разрядный двоичный код делителя у (делимое х и делитель у — правильные нормализованные положительные дроби). Под действием уп- . равляющих сигналов с. выходов 47 и 48 блока 17 управления коммутатор 6 пропускает на информационные входы регистра 3 делителя делитель у с входа

18 данных устройства, а регистр 3 делителя и регистр 8 старших разрядов делителя подготовлены к приему информации, так как на их входах разрешения записи присутствуют потенциалы логической "i". С приходом первого импульса на вход 19 синхронизации устройства производится запись двоичного кода делителя у в регистр 3 делителя и двоичного кода старших разрядов делителя у1 в регистр 8 старших разрядов делителя. С момента окончания синхроимлульса заканчивается первый такт работы устройства.

Во втором такте работы устройства под действием управляю:цих сигналов

I с. выходов 44, 46, 47 и 49 блока 17 управления коммутатор 5 пропускает на на информационные входы первого регистра 1 ос.татка делимое х с входа 18 данных устройства, первый регистр 1 остатка подготовлен к приему информации, третий коммутатор 7 пропускает на входы первой группы блока 14 умножения значение старших разрядов обратной величины с, сформированное на выходах

29 узла 10 вычисления обратной величины по значению принудительно округленных в сумматоре 9 принудительного округления делителя старших разрядов делителя у, . хранящихся в регистре 8 старших разрядов делителя. На выходах

38 и 39 первой и второй групп блока 14 умножения формируется произведение и-разрядного делителя у на значение с (ч = с„у) в двухрядном коде, котсрое приводится к однорядному коду с помощью сумматора 15. Под действием управляющего сигнала с выхода 49 блока 17 управления коммутатор б пропус» кает на информационные входы регистра

3 делителя значение этого произведения w в однорядном коде с. выходов 42 сумматора 15. Под действием управляю41598 12 двухрядного кода остатка, поступаю10

11 15 щего сигнала с выхода 47 блока 17 управления регистр 3 делителя подготовлен к приему информации. Кроме этого, сумматор 4 частного и второй регистр 2 остатка настроены на обну ление, С приходом второго импульса на вход 17 синхронизации устройства производится запись двоичных кодов делимого х и произведения w в регистры соответственно 1 и 3, а также обнуление сумматора 4 частного и второго регистра 2 остатка. С момента окончания действия второго ийтульса на входе 19 синхронизации устройства заканчивается второй такт и вместе с ним подготовительный этап работы устройства и начинается собственно деление, в процессе которого в течение m тактов формируется(ш(1с-1)+5) двоичных цифр промежуточного значения частного.

В первом такте собственно деления под действием управляющих сигналов с выходов 45 и 46 блока 17 управления коммутатор 5 пропускает на информационные входы первого регистра 1 остатка значение поразрядных разностей с выходов 40 первой группы вычитателя

13, первый 1 и второй 2 регистры остатка и сумматор 4 частного подготовлены к приему информации. Если сигнал на выходе 31 старшего разряда вычитателя 12 соответствует уровню логического "0", то, так как на прямом входе элемента И 16 присутствует единичный сигнал с выхода 45 блока 17 управления, коммутатор 7 пропускает на входы первой группы блока 14 умножения значение разрядов остатка

ix -р с выходов 30 младших разрядов

1 вычитателя 12. Если же сигнал на выходе 31 старшего разряда вычитателя

12 соответствует уровню логической

"1", то коммутатор 7 формирует на выходах 33 значение, равное нулю. Это позволяет произвести в устройстве следующие вычисления. На выходах 38 и 39 первой и второй групп блока 14 умножения формируется в двухрядном коде произведение величины w = у с,, хранящейся в регистре 3 делителя и поступающей на входы второй группы блока 14 умножения с выходов 37 разрядов регистра 3 делителя, на значение разрядов остатка (х -р), поступающих на входы первой группы блока

14 умножения, формируемых в вычитателе 12 по значению старших разрядов щего на.входы уменьшаемого и вычитаемого вычитателя 12 с выходов 25 и

26 старших разрядов соответственно первого 1 и второго 2 регистров остатка.

При этом в вычитателе 12 производится принудительное уменьшение эначения старших разрядов остатка на единицу младшего разряда. В результате этого на выходах 38 и 39 блока

14 умножения образуется значение (х,-р) у с в двухрядном коде. Одновременно с этим на выходах 34 вычитателя 11 формируется значение предыдущего остатка в однорядном коде по значению поразрядных разностей и поразрядных заемов, хранящихся соответственно в первом 1 и втором 2 регистрах остатка и поступающих на входы уменьшаемого и вычитаемого вычитателя 11 с выходов 23 и 24 разрядов первого 1 и второго 2 регистров

25 остатка. Зйачение текущего остатка в двухрядном коде формируется в вычитателе 13 по значению предыдущего остатка х в однорядном коде, поступающему на входы уменьшаемого вычитате30 ля 13 с выходов 34 вычитателя 11, и значению произведения (х -р) ° у с в

1 1 двухрядном коде, поступающему на входы вычитаемого первой и второй групп вычитателя 13 с выходов 38 и 39 первой и второй групп блока 14 умножения

35 соответственно.

Значение текущего остатка х — (х -р) у с в двухрядном коде поступает с выходов 40 и 41 первой и

40 второй групп вычитателя 13 со сдвигом на (k-1) разрядов в сторону старших разрядов на информационные входы второй группы первого коммутатора 5 и информационные входы второго ре45 гистра 2 остатка соответственно. Параллельно с работой блока 14 умножения и вычитателя 13 значение старших разрядов остатка (х -р) поступает на информационные входы младших разрядов сумматора 4 частного с выходов 33 коммутатора 7 и подсуммируется к младI шим разрядам его старших разрядов (на первом такте собственно деления в устройстве сумматор 4 частного обнулен). В результате в сумматоре 4 частного накапливается промежуточное значение частного х, как сумма (x,-p) полученных на каждом такте собственно деления и сдвинутых один относи13 1541598 14 тельно другого на (k-1) разрядов. С приходом третьего импульса на вход 19 синхронизации в первый регистр 1 остатка записывается значение поразряд-. ных разностеи, сформированное на вы5 ходах 40 первой группы вычитателя 13, во второй регистр 2 остатка записывается значение поразрядных заемов, сформированное на выходах 41 второй группы вычитателя 13, в сумматоре 4 накапливается промежуточное значение частного. На этом третий такт работы устройства заканчивается.

Аналогичным образом устройство работает и в других тактах собственно деления, однако на последнем такте собственно деления (микрокоманда

m+2 на фиг. 2) значение накопленной суммы х " с выходов 43 сумматора 4 20 частного поступает на информационные входы второй группы коммутатора 6, который под действием управляющего сигнала с выхода 45 блока 17 управлеИ ния пропускает значение х на инфор- 25 мационные входы регистра 3 делителя.

Регистр 3 делителя под действием управляющего сигнала с выхода 47 блока

17 управления подготовлен к приему информации. С приходом импульса с входа

19 синхронизации устройства промежуточное значение частного х с выходов

43 сумматора 4 частного записывается в регистр 3 делителя.

На последнем (m+3) — м такте деления под действием управляющих сигналов с выходов 49 и 50 блока 17 управления коммутатор 7 пропускает на входы первой группы блока 14 умножения значение старших разрядов обратной вели40 чины с„. На выходах 42 сумматора 15 формируется однорядный код произведения х" с, старшие п †разряд которого являются значением частного

z и поступают на выход 21 частного

45 устройства, а на выходах 34 вычитателя 11 формируется однорядный код остатка от деления, который поступает на выход 22 остатка устройства.

При этом уровень логической "1", установленный íà выходе 50 блока 17 управления, сигнализирует об окончании операции деления в устройстве.

Формула изобретения

Устройство для деления, содержащее два регистра остатка, регистр делителя, сумматор частного, три коммута,тора, первый и второй вычитатели, регистр старших разрядов делителя, сумматор принудительного округления делителя, узел вычисления обратной величины, элемент И, блок .. ножения и блок управления, причем вход данных устройства соединен с информационными входами первой группы первого и второго коммутаторов и информационными входами регистра старших разрядов делителя, выходы разрядов которого соединены с входами сумматора принудительного округления делителя, вход переноса которого соединен с входом логической единицы устройства, а выходы — с входами узла вычисления обратной величины, выходы которого соединены с информационными входами первои группы третьего коммутатора, информационные входы второй группы которого соединены с выхоцами младших разрядов первого вычитателя, выход старшего разряда которого соединен с инверсным входом элемента И, выход которого соединен с первым управляющим входом третьего коммутатора, выходы которого соединены с входами младших разрядов сумматора частного и входами первой группы блока умножения, входы второй группы которого соединены с выходами разрядов регистра делителя, информационные входы которого соединены с выходами второго коммутатора, информационные входы второй группы которого соединены с выходами сумматора частного, синхровход которого соединен с синхровходами устройства, регистров делителя, старших разрядов делителя и первого и второго регистров остатка, выходы разрядов которых соединены соответственно с входами уменьшаемого и вычитаемого второго вычитателя, а выходы старших разрядов крторых — соответственно с входами уменьшаемого и вычитаемого первого вычитателя, вход, заема которого соединен с входом логической единицы устройства, выходы первого коммутатора соединены с информационными входами первого регистра остатка, первый выход блока управления соединен с первым управляющим входом первого коммутатора и входами установки в "0" второго регистра остатка и сумматора частного, вход записи которого соединен с прямым входом элемента И, вторым выходом блока управления, вторым управляющим входом

1541598 татка.

I таКтоВ Ъ Г

Составитель Е.Мурзина

Редактор А.Козориз Техред Л.Олийнык . Корректор Т.Малец Заказ 281 Тираж 560 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101 первого коммутатора, входом записи второго регистра остатка и первым управляющим входом второго коммутатора, второй управляющий вход которого соединен с входом записи регистра старших разрядов делителя и третьим выходом блока управления, четвертый и пятый выходы которого соединены соответственно с входами записи первого регистра остатка и регистра делителя, шестой выход блока управления соединен с третьим управляющим входом второго коммутатора и вторым управляющим входом третьего коммутатора, седьмой выход блока управления соединен с выходом сигнализации окончания деления устройства, о т л ич а ю щ е е с я тем, что, с целью повьш ения быстродействия, в него введены третий вычитатель и сумматор, выходы которого соединены с информационными входами третьей группы вто5 рого коммутатора и выходом частного устройства, а входы первого и второго слагаемых — соответственно с выходами первой и второй групп блока умножения и входами вычитаемого первой и второй групп третьего вычитателя, входы уменьшаемого которого соединены с выходами второго вычитателя и выходом остатка устройства, а выходы первой и второй групп — соответственно с информационными входами второй группы первого коммутатора и информацион.ными входами второго регистра ос