Устройство для вычисления модуля вектора

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях, в частности при цифровой обработке сигналов с квадратурными составляющими для вычисления модульного значения сигнала в реальном масштабе времени. Цель изобретения - уменьшение аппаратурных затрат. Поставленная цель достигается за счет уменьшения размерности и изменения логики формирования и преобразования многорядного кода результата. Для этого в известное устройство, содержащее сумматоры 1 и 2 И блок 5 выделения максимума, вводятся преобразователи многорядного кода 3 и 4, входы аргументов X6 и Y7, выход 8 устройства и синхронизирующий вход 9. 3 ил.

А1

СОКИ СОВЕТСНИХ

РЕСПУБЛИН

awSUm> (gy)g С 06. F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4386663/24-24 (22) 04.03.88 (46) 23.04.90. Бюл. У 15 (72) В.Е.Козлов (53) 681.325(088.8) ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЭОБРЕТЕНИЯМ И ОЧНРЫТИЯМ

ПРИ ГКНТ СССР (56) Авторское свидетельство СССР

Ф 997034, кл. G 06 F 7/552, 1982.

Авторское свидетельство СССР

У 1429112, кл. G 06 F 7/552„ .1987, (54) УСТРОЙСТВО ДЛЯ ВЬЛИСЛЕлИЯ МОДУЛЯ

ВЕКТОРА (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специали2 зированных вычислителях, в частности, при цифровой обработке сигналов с квадратурными составляницими для вычисления модульного значения сигнала в реальном масштабе времени. Цель изобретения — уменьшение аппаратурных затрат. Поставленная цель достигается за счет уменьшения размерности и изменения логики формирования и преобразования многорядного кода результата. Для этого в известное устройство, содержащее сумматоры 1 и 2 и„ блок 5 выделения максимума, вводятся преобразователи 3 и 4 многорядного кода, входы аргументов Х6 и У7, выход

8 устройства и стробируюший вход 9.

3 ил. е t 559344

Ix!

7 IxI /8+ (Я /2

I xI /2+717! /8

IYI

На шины 6 и 7 поступают парафазные коды Х и Y . На входы преобразователя 3 поступают коды (Yt /2, IXI u обратный код I X I /8, которые образуют трех строчную KM R1 = (Y /2 +7 t Õ I /8.

На фиг. 3 показана иллюстрация процесса преобразования ИЧ Б-1 .с по- 40 мощью сумматоров 10 за один такт Т работы одноразрядного сумматора до двухстрочной KM которая затем сумматором 1 преобразуется в однострочный код результата за Т = (и+1)Тэ.

Точками (фиг. 3) обозначены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подаваемые на входы сумматоров. Номера тактов преобразования проставлены возле горизонтальных линий.

Аналогичным образом одновременно в преобразователе 4 и сумматоре 2 формируется значение R2=IХ I/2+7IYI/8.

Значения Х(, Rl, R2, (.YI эаписыза-", ются в регистры блока 5. По слгналу, подаваемому на вход 9, производится сравнение, в результате на выходе 8 образуется знаееняе функции - Х туз .

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Целью изобретения является сокращение аппаратурных затрат.

На фиг. 1 представлена структурная схема предлагаемого устройства, на фиг. 2 — схема преобразователя много- 10 рядного кода для случая n=4; на фиг, 3 — иллюстрация процесса преобразования кодовой матрицы (КМ) R1.

На схемах показаны первый 1 и второй 2 (n+1)-разрядные сумматоры, пер- 15 вый 3 и второй 4 преобразователи многорядного кода, блок 5 выделения максимума, входы первого 6 и второго 7 аргументов, выход 8 результата, стробирующий вход.9. Преобразователь мно- 20 горядного кода (фиг. 2) содержит (и+1) одноразрядных трехвходовых сумматоров 10, пронумерованных в порядке возрастания веса суммируемых разрядов справа налево от 1 до и+1.

Устройство реализует аппроксимирующую зависимость

Код 7IXI/8 формируется как результат сложения кода Х I с кодом ф /8 в дополнительном коде. К обратному коду IX I/8 должна добавляться единица младшего разряда (код коррекции 1) для формирования дополнительного кода, но так как окончательный результат

R1 усекается до (n+1)-ro разряда, младшие разряды кода IX(/8 и код коррекции 1 можно отбросить. Возникающая при -этом максимальная ошибка ЬЕА,ц не превышает половины цены младшего разряда результата. При п=4М„„;-1,67, что не превышает максимальную ошибку аппроксимации Е „,=2,98Х. Кроме того, из 2 возможных комбинаций кодов, Ъ составляющих KM R 1, ошибку дают тольи ко 2 комбинаций. Это означает, что средняя ошибка составляет A R б,„ /2

И (для n=4 около 0,1X), что также не превосходит средней ошибки аппроксимации (О, »Z).

Формула изобретения

Устройство для вычисления модуля вектора, содержащее блок выделения максимума, два сумматора, два преобразователя многорядного кода, причем вход прямого кода первого аргумента устройства, выходы первого и второго сумматоров и вход прямого кода второго аргумента устройства соединены с входами соответственно с первого по четвертый блока выделения максимума, первый и второй выходы первого и второго преобразователей многорядного кода подключены попарно к первому и второму входам первого и второго сумматоров соответственно, отличающееся тем, что, с целью сокращения апгаратурных затрат, преобразователь многорядного кода содержит (n+1) одноразрядных трехвходовых сумматоров (n-разрядность аргументов), первые входы с первого по и-й которых соединены с соответствующими.шинами третьего входа преобразователя, в орые входы сумматоров с второго по (n+1)-й соединены с соответствующими шинами первого входа преобразователя, а третьи входы сумматоров с первого по (п-3)-й подключены к шинам соответственно с третьего по (n-1) -Й разрядов второго входа преобразователя, шина п-го разряда которого подключена к третье1559 44 6 второго аргумента со сдвигом на один разряд в сторону младших разрядов со ответственно, а первьпt второй и третий входы второго преобразователя многорядного кода подключены соответственно к -шине прямого кода второго аргумента устройства, шине инверсного кода второго аргумента со сдвигом на три разряда в сторону младших разрядов и шине прямого кода первого аргумента устройства со сдвигом на один разряд в сторону младших разрядов.

3 му входу сумматоров с (и-2)-го по (n+1)-й, выходы сумм сумматоров, кроме первого, подключены к первому выходу преобразователя, к второму

5 выходу которого подключены выходы переноса сумматоров преобразователя, причем первьп, второй и третий входы первого преобразователя многорядного кода соединены с шиной прямого кода первого аргумента устройства, шиной инверсного кода первого аргумента со сдвигом на три разряда в сторону младших разрядов и шиной прямого кода 4рЗ у2 р1 д р-у -2g Л

° ° °

1 2

° 4 ° ° !Л!

° ° ° ° -IXI/В 7 IXI/ó е

1 (5) Ф Э Ф ° ° Ф

Составитель В.Козлов

Редактор И.Булла Техред М.Ходанич Корректор Л.Патай

Заказ 838 .. Тираж 558 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101