Устройство для вычисления модуля вектора

 

Изобретение относится к области вычислительной техники и может быть применено в средствах цифровой обработки сигналов с квадратурными составляющими для вычисления модуля сигнала в реальном времени. Целью изобретения является повышение быстродействия. Устройство содержит первую 1 и вторую 2 схемы сравнения, первый 3 и второй 4 коммутаторы, первый 6 и второй 7 регистры, блок 5 коммутации аргументов многорядного кода, блок 8 преобразования многорядного кода, сумматор 9, входы первого 10 и второго 11 аргументов, выход 12 результатов. 2 з.п. ф-лы, 4 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК, (19) (11) (51) 5 С 06 F 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4429775/24-24 (22) 23.05.88 (46) 07.02.90. Вюл. - 5 (72) В.К.Козлов (53) 681.325(088.8) (56) Авторское свидетельство СССР

h» 997034, кл. С 06 Г 7/552, 1981.

Авторское свидетельство СССР

Р 957207, кл. G 06 Р 7/544, 1980. (54) УСТРОЙСТВО ДЦЧ ВЬИИСЛЕНИЧ ИОДУJLi BEKT0PA (57) Изобретение относится к вычислительной технике и может быть примене2 но в средствах цифровой обработки сигналов с квадратурными составляющими для вычисления модуля сигнала в реальном времени. Целью изобретения является повынение быстродействия.

Устройство содержит первую 1 и вторую 2 схемы сравнения, первый 3 и второй 4 коммутаторы, первый 6 и второй 7 регистры, блок 5 коммутации аргументов многорядного кода, блок 8 преобразования многорядного кода, сумматор 9, входы первого 10 и второго 11 аргументов, выход 12 результатов. 2 з.п. ф-лы, 4 ил.

1541602

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.

Цель изобретения " повышение быстродействия.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2— структурная схема блока коммутации аргументов многорядного кода; на фиг. 3 — пример реализации блока преобразования многорядного кода для п=6 (и — разрядность аргумента); на фиг.4 — процесс преобразования мно:горядного кода. (Устройство содержит первую 1 и вторую 2 схемы сравнения, первый 3 и второй 4 коммутаторы, первый 6 и второй 7 регистры, блок 5 коммутации аргументов многорядного кода, блок 8 преобразования многорядного кода, сумматор 9, входы первого 10 и второго ,11 аргументов и выход 12 результата.

Блок коммутации аргументов много- 25 рядного кода содержит элемент НК 13; элементы ШЯ 14,-14 соответственно ,с первого по пятый, группы элементов И 15,-15<, соответственно с первой по четвертую, каждая из которых 30 содержит элементы 16,-16 группу элементов И-НЕ 17, состоящую из элементов И-НК 18,-18„. . Преобразователь многорядногЬ кода содеРжит сУмматоРы 19,-19 («1 первой. 35 группы, сумматоры 20,-20 второй группы и сумматоры 21 -21„ „ треть-, ей группы.

Устройство функционирует следующим образом. 40

Устройство реализует аппроксимирующий алгоритм

31,; /4+118„ /16, 2Ы;>1,; 45 где L =шахД :;1, i; l ), Ь -=ппп(! Х;), Б, !).

На входы аргументов 10 и 11 и входы коммутаторов 3 и 4 поступают иразрядные коды значения 1 -l и А1.

Схема 1 сравнения формирует сигнал

"1" при )Х !> !7! или "0" при !Х!471, поступающий на управляющий вход коммутаторов 3 и 4. В первом случае в регистры G и 7 принимаются соответственно коды !"! и !У!.

Значения 1. и 8; поступают соот! ветственно на первый и второй входы блока 5 коммутации аргументов много-: рядного кода. Схема 2 сравнения формирует сигнал "1" при !.;!2> 8; или и 1!

0 при 1,; 2 8; . В первом случае сиг/ 1. нал единичного уровня с управляющего входа блока 5 коммутации аргументов многорядного кода разрешает прохождение кода Ы; ня второй и третий выходы и кода 1,; на четвертый выход блока 5 коммутации аргументов многорядного кода.

Во втором случае сигнал единичного уровня с выхода элемента НК 13 разрешает прохождение кода Ы; на первый, второй и третий выходы и кода L," на четвертый и пятый выходы блока 5 коммутации аргументов многорядного кода.

1оммутация линий разрядов входа преобразователя многорядного кода 8 с входами его сумматоров обеспечивает формирование многорядной кодовой мат- трицы, состоящей из кодов Ы,/2, Ы;/8, Б /16, 1.; и обратного кода 1.;/4.

На фиг. 4 точками обозначены двоичные разряды кодов соответствующего веса, кружками — разряды, принимающие значение старшего разряда обратного кода L„./4, знаком + — код коррекции (KI() служащий для образования ) опол-, нительного кода из обратного L ( единица младшего разряда кода L; /4., Рамки окружают разряды, подаваемые на входы сумматоров. Номера нагов преобразования проставлены возле горизон- . тальных линий„ там же в скобках указано время преобразования: T — такт работы одноразрядного сумматора Т -у (и+1) Т — такт работы параллельного сумматора 9.

Формула изобретения

1, Устройство для вычисления модуля вектора, содержащее первую схему сравнения, два коммутатора и сумматор, причем вход первого аргумента соединен с входом первого операнда первой схемы сравнения и с первыми информационнымн входами первого и второго коммутаторов, вход второго аргумента соединен с входом второго операнда первой схемы сравнения и с вторыми информационными входами первого и второго коммутаторов, управляющие входы которых соединены с выходом схемы сравнения, выход сумматора является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, 1541602 6

50 с (2 (п-1 ) -2) -го по (2 (п-1 ) -1 ) -й, 55 и-й разряд четвертого информационного входа группы соединен с входом первого слагаемого (n+2)-ro сумматора второй группы, первый и второй разряды пятого информационного входа группы в него дополнительно введены блок коммутации аргументов многорядного кода, блок преобразования многорядного кода, вторая схема сравнения и два регистра, причем выходы первого и второго коммутаторов соединены с информационными входами соответственно первого и второго регистров, выход первого регистра соединен с входом первого операнда второй схемы сравнения и с первым информационным входом блока коммутации аргументов многорядного када, выход второго регистра соединен с входом второго операнда второй схемы сравнения и с вторым информационным входом блока коммутации аргументов многорядного кода, управляющий вход которого соединен с выходам второй схемы сравнения и выход группы блока коммутации аргументов многорядного кода соединен с информационными входами группы блока преобразования многорядного кода, первый и второй выходы которого соединены с входами первого и второго слагаемых сумматора.

1 . 2. Устройство .по н. 1, о т л ич а ю щ е е с я тем, что, с целью реализации коэффициентов аппроксимации, равных (1 и 3/16) и (3/4 и

11/16), блок коммутации аргументов многорядного кода содержит четыре

I группы элементов И, группу элементов И-НЕ, пять элеМентов Ш1И, элемент

НЕ, причем разряды второго информационного входа блока соединены с первы/ . ми входами соответствующих элементов И групп с первой но третью, вторые вхо1 ды элементов И групп с первой по третью объединены и соединены с выходами элементов ШП1 соответственно, с первого на третий разряды первого информационного входа блока соединены с первыми входами соответствующих элементов И четвертой группы и с первыми входами соответствующих элементов

И-НЕ группы, вторые входы элементов И четвертой группы объединены и соединены с выходом четвертого элемента

ИЛИ, вторые входы элементов И-НК объединены и соединены с выходом четвер того элемента ШБ1, вторые входы элементов И-НЕ объединены и соединены с выходом пятого элемента ШШ, первый и второй входы первого и пятого эле- ментов Ш1И объединены и соединены с выходом элемента НЕ, вход которого объединен с первыми входами элементов

ШШ с второго но четвертый и соединен с управляющим входам блока, ВТо рые входы элементов ШШ с второго но четвертый объединены и соединены с выходом элемента ИЕ, выходы элементов И групп с первой но четвертую и выходы элементов И-НЕ группы соединены с выходами соответственно с первого но пятый группы.

3. Устройство но п. 1, о т л ич и ю щ е е с я тем, что, с целью реализации коэффициентов аппроксимации, равных (1 и 3/14) и (3/4 и

11/16), блок преобразования многорядного кода содержит первую группу сумматоров из 2(n-1) элементов (и — разрядность аргументов), вторую группу сумматоров из (п+2) элементов и третью группу сумматоров из (n+i) элементов, причем разряды с первого но (n-3)-й первого информационного входа группы соединены с входамИ первых слагаемых сумматоров первой группы с третьего но (n-1) соответственно, (п-2)-й (n-1)-й и п-й разряды первого информационного входа группы соединены с входами первых слагаемых соответственно (2(n-1)-2)-го, (2(n-1)-1)-го и 2(n-1)-га сумматоров первой группы, разряды с первого по (n-1)-й второго информационного входа группы соединены с входами первых слагаемых соответственно первого и второго и входами вторых слагаемых соответственно с третьего на (и-1)-й сумматоров первой группы, п-й разряд второго информационного входа группы соединен с входом первого слагаемого (и- 1)-го сумматора второй группы, разряды с второго но п-й третьего информационного входа группы соединены с входами вторых слагаемых соответст5

40 венно первого и второго и входами третьих слагаемых соответственно с третьего по (n-i)-й сумматоров пер,вой группы, разряды с первого по (n-1)-й четвертого информационного входа группы соединены с входами первых слагаемых сумматоров первой группы соответственно с и-го по (2(п-1)-3) и с входами вторых слагаемых сумматоров первой группы соответственна

1541602 соединены с входами первых слагаемых соответственно первого и второго сум маторов второй группы, разряды с третьего по и-й пятого информацион5 ного входа группы соединены с входами вторых слагаемых соответственно сумматоров с n-ro по (2(n-1)-3)-й первой группы и с входами третьих спагаемых сумматоров соответственно с (2(п-1)-2) по (2(п-1)-1)-й, первой

М группы, и-й разряд пятого информационного входа группы соединен с входом третьего слагаемого 2(n-1)-ro сумматора первой группы и входом второго слагаемого (n+2)-го сумматора второй группы, вход третьего слагаемого второго сумматЬра первой группы соединен с входом кода коррекции, выходы сумм второго и третьего сумматоров 2<> первой группы соединены с входами вторых слагаемых соответственно первого и второго сумматоров второй группы, выходы сумм сумматоров с четвертого по.(n-1)-й первой грУппы сое- 25 д иены с входами первых слагаемых сумматоров соответственно с третьего по (P-2)-й второй группы, выход суммьг

1 (2(n-1)-2)-ro сумматора первой групn)r соединен с входом второго слагае- ур мЬго (п-.1)-го сумматора второй группы, выходы сумм (2(n-1)-1)-ro и 2(n-1)-ro сумматоров первой группы соедйнены с входами первых слагаемых соответственно и-го и (n+I)-ro сум35 маторов второй группы, выходы переносов первого, второго и (n-!)-го сумматоров первой группы соединены с вхо-. дами третьих слагаемых соответственно первого, второго и (n-1)-го сумматоров второй группы, выходы переносов сумматоров с третьего по четвертый первой группы соединены с входами вторых слагаемых сумматоров соответственно с третьим по четвертый второй группы, входы третьих слагаемых которых соединены с выходами переносов сумматоров соответственно с n-ro по (n+1) первой группы, выходы переносов сумматоров с (2(п-1)-2)-го по 2(n-1)-го соединены с входами вторых слагаемых сумматоров соответственно с и-го по (n+2) второй группы, выходы сумм сумматоров второй группы с второго по (n+2)-й соединены с входами первых слагаемых сумматоров соответственно с первого по (и+1)-й третьей группы, выходы переносов сумматоров второй группы с первого по (n+1)-й соединены с входами вторых слагаемых соответствующих одноименных сумматоров третьей группы, выходы переносов сумматоров первой группы с п-го по (2(п-1)-3)-й соединены с входами третьих слагаемь!х сумматоров соответственйо с третьего по (n-2)-й третьей группы, выходы сумм сумматоров третьей группы с второго по. (п+2)- и и выход переноса (n+2)-го сумматора второй группы соединены с первым выходом блока, второй выход которого соединен с выходами переносов всех сумматоров третьей группы.

1541602

1541602 с/4

Sc/8, Е8

8с /б

I(i) 4 о

2П) а ° ° е ° е е е ° е ° е ° е ° ° е ° (s) У7 ° ° ° ° ° ° ° ° ° ° ° « 1

Составитель С.Куликов

Техред Л.Олийнык Корректор С,Мекмар

Редактор A.Êîçîðèç

Заказ 281 Тираж 559 Подписное

ВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101