Устройство для адресации блоков памяти
Изобретение относится к автоматике и вычислительной технике и может быть использовано для формирования непрерывного поля адресов в модульных системах памяти. Цель изобретения - повышение надежности устройства. Это достигается за счет введения блока 5 отключения неисправных групп формирователей адреса. Устройство содержит N формирователей 1 адреса, объединенных в M группы с количеством S J формирователей адреса в каждой J-й группе, выход 2 выборки адреса I-го блока памяти, вход 3 текущего адреса, вход 4 базового адреса, M блоков 5 отключения неисправных групп, вход 6 котроля, вход 7 задания числа формирователей адреса в группе. 1 з.п.ф-лы, 2 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИН
„„SU„„1580373 (51)5 С 06 Р 12/00
ГОСУДАРСТВЕННЫЙ НОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ
flPH ГКНТ СССР
?
1
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ/ СВИДЕТЕЛЬСТВУ
1 (21) 4391983/24-24 (22) 14.03.88 (46) 23,07.90.Бюл, 1"- 27
{72) Н,Г,Пархоменко, В.Ю.Лозбенев, В.Г.Черняев, С,В,Козелков и Ю.Н.1Чашкин
{53) 681,325 (088,8) (56) Авторское свидетельство СССР
N- 1024926, кл,, G 06 Р 13/00, 1983„
Авторское свидетельство СССР
N- 1298755, кл. G 06 F 12/00, 1987, (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ БЛОКОВ
ПАМЯТИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для формирования непрерывного поля адресов в модульных системах памяти, Цель изобретения — повьппение надежности устройства, Это достигается за счет введения блока 5 отключения неисправных групп формирователей адреса, Устройство содержит и формирователей 1 адреса, объединенных в m групп с количеством Я формирователей адреса в каждой j-й группе, выход 2 выборки адреса i-ro блока памяти, вход 3 текущего адреса, вход 4 базового адреса, m блоков 5 отключения неисправных групп, вход 6 контроля, вход 7 задания числа формирователей адреса в группе, 1 з,п.ф-лы, 2 ил, 15 80373
Изобретение относится к автоматике и вычислительной технике и может быть использовано для формирования непрерывного поля адресов в модульных системах памяти, 5
Целью изобретения является повы- шение надежности устройства, На фиг. l приведена функциональная схема устройства для адресации блоков памяти; на фиг,2 - функциональная схема блока отключения неисправных групп формирователей адреса, Устройство содержит m групп формирователей 1 адреса (по S формирователей адреса в каждой), выходы 2 выборки адреса i-го блока памяти, вход 3 текущего адреса, вход 4 базового адреса, блок 5 отключения неисправных групп формирователей адреса, вход б.контроля, вход 7 задания количества формирователей адреса в группе.
Блок 5 отключения неисправных групп (фиг,2) @одержит сумматор 8, схему 9 сравнения, D-триггер 10 и мультиплексор ll, Кроме того, формирователь 1 адреса (фиг,l) содержит переключатель 12, схему 13 сравнения и сумматор 14.
Устройство может работать в трех режимах: в режиме контроля правильности адресации блоков памяти, внутри каждой группы формирователей адреса, в режиме присвоения неотключенным блокам памяти непрерывных адресов и в
35 режиме внешних обращений.
Вначале производится контроль правильчости адресации блоков памяти внутри каждой группы формирователей
1 адреса, При этом на входе б контроля устройства устанавливается сигнал высокого уровня, который переводит формирователи 1 адреса в единичное состояние, После этого адреса на первом и на втором информационных входах каждого блока 5 должны отличаться друг от друга на величину
S. т.е, на величину числа формирователей 1 адресов в каждой группе, 5Î поскольку в режиме контроля правильности адресации все блоки памяти и все формирователи. 1 адресов считаются исправными, Если в цепи адресаций блоков памяти группы существует
Ф 5 неисправность {дефект в формирователях адреса, обрыв или короткое замыкание адресных шин), то адреса на первом и втором информационных входах блока 5 отличаются друг от друга на величину, не равную Б.,что вызывает у на выходе схемы 9 сравнения сигнал высокого уровня и в D-триггер 10 записывае,тся единица, которая с его прямого выхода поступает на управляющий вход мультиплексора 11, что приводит к передаче кода с первого информационного входа блока 5 j-й группы на первый информационный вход блока 5 (j+ 1) -й группы.
Если же в цепи адресации отсутствуют неисправности, то происходит передача кодов с второго информационного входа блока 5 j-й группы на первый информационный вход блока 5 (j+1)-й группы.
После проверки адресации блоков памяти внутри группы и установки на входе 7 контроля устройства сигнала низкого уровня устройство начинает работу в режиме присвоения годным блокам памяти непрерывных адресов, При этом функциональный контрольт проводится только для тех блоков памяти, которые находятся в неотключенных группах формирователей 1 адреса, При этом соответствующий проверяемому блоку памяти переключатель
12 устанавливается в единичное состояние, если блок памяти годен, и в нулевое, если блок памяти неисправен.
После проверки последнего блока памяти и установки в нужное состояние соответствующего ему переключателя 12 считается„ что всем годным блокам памяти присвоены логические адреса, образующие непрерывное поле, и устройство готово к работе в режиме внешних обращений, В режиме внешних обращений текущий адрес с входа 3 устройства riocтупает одновременно на первые входы всех формирователей l адреса группы, В случае совпадения адреса, находящегося на втором входе i-го формирователя 1 адреса, и внешнего адреса обращения происходит обращение к
i-му блоку памяти„
Формула изобретения
Устройство для адресации блоков памяти, содержащее m групп формирователей адреса, каждая из которых содержит S! формирователей адреса (S = l 2...,1 .< j (ш), причем первые входы формирователей адреса
158
0373
5 соединены с входом текущего адреса устройства, второй вход первого формирователя адреса первой группы соединен с входом базового адреса устройства, первые выходы всех формирователей адреса являются входами выборки адреса i-го блока памяти устройства (i = 1,...,n, где n = S +
+ $ +...+ S: + ° ., +S ), о т л um ч а ю щ е е с я тем, что, с целью повьппения надежности устройства, в него введены т блоков отключения неисправных групп формирователей адреса, причем первый информационный вход первого блока отключения неисправных групп формирователей адреса соединен с входом базового адреса устройства, первый информационный вход k-го блока отключения неисправных групп формирователей адреса (1 =2,...) соединен с выходом (k-1)-го блока отключения неисправных групп формирователей адреса соответственно, второй информационный вход каждого j-го блока отключения неисправных групп формирователей адреса соединен с входом S --ro формироJ вателя адреса j-й группы, вход синхронизации всех блоков отключения неисправных групп формирователей адреса соединены с третьими входами всех формирователей адреса и входом контроля у стройства, причем вторые выходы формирователей адреса с первого по (Я.— 1)-й каждой группы соединены с вторыми входами формировате-, лей адреса с второго по S -й соот .1 ветственно, третий информационный вход j-ro блока отключения неисправных групп формирователей адреса соединен с j-м входом задания числа фор— мирователей адреса в группе, 2. устройство по п,1, о т л и— ч а ю щ е е с я тем, что блок отключения неисправных групп формировате15 лей адреса содержит сумматор, схему сравнения, D-триггер и мультиплексор, причем первый вход сумматора соединен с первым информационным входом блока, второй вход сумматора соединен с третьим информационным входом блока,выход сумматора соединен с первым входом схемы сравнения, второй вход которой соединен с первым информационным входом мультиплексора . и является вторым информационным входом блока, выход мультиплексора является выходом блока, уп" равляющий вход мультиплексора соединен с прямым выходом D-триггера, информационный вход которого соединен с выходом схемы сравнения, а вход синхронизации соединен с входом синхронизации блока,
