Устройство для адресации блоков памяти
Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоков памяти в системе памяти. Целью изобретения является расширение функциональных возможностей устройства за счет придания ему функции самоконтроля. Устройство содержит группу переключателей 1...4, регистр 5 адреса, дешифратор 6 адреса, три группы элементов ИЛИ 7...9,17 и 18, группу элементов 19 ИСКЛЮЧАЮЩЕЕ ИЛИ, выходной элемент ИЛИ 20, группу элементов И 21, вход 22 "Контроль", выход 23 "Неисправность", вход 24 "Флаг". 1 ил.
СООЗ СОВЕТСНИХ социАлистичесних
РЕСПУБЛИК
ЦЩ 1В (gg)g G 06 F 12/00
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬС ГВУ
ГОСУДАРСТЕ1ЕННЫЙ КОМИТЕТ по изоБРетениям и о нРытиям
ПРИ ГКНТ СССР
1 (21) 448681 9/24-24 (22) 26.09.88 (46) 30.06.90,, Бюл. Ф 24 (72) Н.Г.Пархоменко, В.IÎ.Ëîçáåíåâ, С.В.Козелков,и В,Г,Черняев (53) 681.325(088.8} (56) Ав торское свиде тельс тв о СССР
У 1388877 кл. G 06 F 12/00, 1988. (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ БЛОКОВ
ПАМЯТИ (57) Изобретение относится к автоматике и вычислительной технике и мо
2 жет быть использовано.для адресации блоков памяти н системе памяти. Целью изобретения является расширение функциональных возможностей устройства за счет придания ему функции самоконтроля. Устройство содержит группу переключателей 1-4, регистр 5. адреса, дешифратор 6 адреса, трн группы элементов NJIH 7-9, 17 и 18, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 19, выходной элемент ИЛИ 20, группу элементов И 21, вход 22 "Контроль"„ выход 23 "Неисправность", вход 24 "Флаг", 1 ил, 1575189
Изобретение относится к автоматике и вычислительной технике и может быть использовано для адресации блоков памяти в системе памяти.
Целью изобретения являетсг. расши" рение функциональных возможностей устройства за счет придания ему функции самоконтроля, На чертеже представлена функциоНальная схема предлагаемого устройст а для четырех блоков памяти.
Устройство содержит группу переключателей 1-4, регистр 5 адреса, дешифратор 6 адреса, первую группу элемен- ; тов ИЛИ 7-9, две группы элементов 10 и 11 коммутации, образующие треугольную матрицу размерности пхп вход 12 адреса устройства, выходы 13-lб устройства. вторую и третью группы элементов ИЛИ 17 и 18, группу элементов фСКЛ10ЧА10ЩЕЕ ИЛИ 19, выходной элемент
ИЛИ 20, группу элементов И 21 вход 2 "Контроль", выход 23 "Неисправиость". 25
Устройство работает следующим образом, При сигнале высокого уровня (ВУ) на входе 22 "Контроль" и низкого уровня (НУ) на входе 24 "Флаг",, сигналы с выходов переключателей 1-4 проходят на входы соответствующих элементов 10-11 коммутации и работа устройства при сеансе распределения памяги, при режиме внешних обращеНий не
35 отличается от работы прототипа.
В TE. моменты времени, когда процессор работает с блоками памяти, не
Входящими в систему блоков, адресуемых устройством, устройство может работать в режиме контроля, При этом на входе 22 устанавливается сигнал НУ, а иа входе 12 устанавливается сигнал, обеспечивающий сос-ояние НУ всех выходов дешифратора б, Устройство пере- 4» ведено в режим контроля, заключающийся в подаче на вход 24 сигнала НУ а затем BY. При этом, и в том и в другом случае сигнал на выходе 23 должен быть
НУ. Сигнал ВУ на выходе 23 является признаком неисправности в матрице элементов коммутации и должен восприниматься процессором, иак запрет на ис-, пользование блоков из данной подеистемы.
Формула изобретения
Устройство для адресации блоков памяти, содержащее, группу переключателей, регистр адреса, дешифратор адреса, первую группу элементов ИЛИ, две группы элементов коммутации, образукнцие треугольную матрицу размерности пхп, причем информационный вход регистра адреса является адресным входом устройства, выход регистра адреса "îåäèíåí с входом дешифратора адреса, выходы элементов ИЛИ первой группы являются выходами устройства, элементы коммутации первой группы расположены по главной диагонали матрицы, а элементы коммутации второй группы расположены под FJIRBHoA диагональю матрицы и образуют треугольную подматрицу элементов коммутации второй r"руппы, первые выходы элементов коммутации первой и втсрой групп каждого столбца матрицы, кроме первого, соеди",нены с входами соответствующих элементов ИЛИ первой группы, второй выход каждого элемента коммутации i-го столбца k — и строки матрицы (k=1 и-1) соединен с третьим входом элемента коммутации i-ro столбца (1+1)-й строки матрицы, третий выход каждого из элементов коммутации второй группы i-ro столбца j-й строки ма.трицы соединен с вторым входом элемента коммутации (i+I.)-го столбца j-й строки матрицы, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства, в него введены вторая и третья группа элементов ИЛИ, группа элементов
ИСКНОЧА10ЩЕЕ ИЛИ, выходной элемент ИЛИ и группа элементов V причем i-й выход дешифратора адреса соединен с вторым входом .i-r"o элемента ViJIVi второй группы, выход которого соединен с первыми входами элементов коммутации первой и второй групп i-го столбца треугольной матрицы (1.=1,...,п), выход первого элемента ИСКНОЧА10ЩЕЕ ИЛИ группы является первым выходом устройства, первые выходы элементов коммутации первой и второй групп первого столбца соединены с вторыми входами соответствующих элементрв HCKJG0×AIÎÙÅÅ
ИЛИ группы„ выходы с второго по и-й элементов ИСКЛ1ОЧА10ЩЕЕ ИЛИ группы соединены с первыми входами соответствующих элементов ИЛИ первой группы, входы входного элемента ИЛИ соединены с выходами устройства, вь ход выходного элемента ИЛИ является выходом "Неисправность" устройства, выход
j -го переключателя группы соединен с.
Составитель А,Баркина
Техред Л.Сердюкова
Корректор О.Ципле
Редактор Ю,Середа
Заказ 1785
Подписное
Тираж 5б4
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР
113035,. Москва, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101
5,1575189
6 первым входом j-ro элемента К группы, соединен с вторым входом:j-ro элемен .. вторые входы которых объединены:.я сое- та коммутации (!,...,п) первого динены с входом "Контроль" устройст столбца -.треугольной матрицы, первые ва, выход j-го элемента И группы сое- входы элементов ИЛИ всех групп объединен с вторым входом j-ro элемента
5 динены и соединены с входом "Флаг
ИЛИ третьей группы, выход которого устройства,
