Сдвиговый регистр

 

Изобретение относится к вычислительной технике и может быть использовано в качестве асинхронного буферного запоминающего устройства. Цель изобретения - повышение надежности функционирования за счет адаптации длительности циклов передачи информации к временным характеристикам элементов. Сдвиговый регистр состоит из п последовательно соединенных m-разрядных ячеек памяти, каждая из которых содержит m RS-триггеров, m записывающих элементов ЗАПРЕТ, управляющий элемент ЗАПРЕТ, первый и второй элементы ИЛИ, m блокирующих элементов ЗАПРЕТ и m элементов И. Информационными входами сдвигового регистра являются прямые входы записывающих элементов ЗАПРЕТ первой ячейки памяти, а информационными выходами - единичные выходы RS-триггеров последней n-й ячейки памяти. Организация управляющих цепочек с использованием как первого и второго элементов ИЛИ и управляющего элемента ЗАПРЕТ, так и блокирующих элементов ЗАПРЕТ и элементов И препятствует записи информации в какой-либо из RS-триггеров ячейки памяти до завершения обнуления всех ее RS-триггеров и позволяет сформировать сигнал на R-пходе RS-триггера в случае отсутствия единичного сигнала на его S- входе и только после переписи содержимого данного разряда в соответствующий разряд последующей ячейки памяти, что предотвращает возникновение сбоев при работе сдвигового pei истра из-за разброса временных характеристик элементов и, следовательно, повышает надежность функционирования сдвигового регистра. 1 ил. + Ё ( ю N ел ю 00

С01ОЭ СОВГТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)s G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

Г10 ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 3600096/63 (22) 01,06.83 (46) 30.01,91. Бюл. M 4 (71) Северный научно — исследовательский институт промышленности (72) А.М. Киляков (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

М 1111207, кл, G 11 С 19/00, 1982.

Микросхема К1002ИР1. бКО.347,33102ТУ,Схема функциональная

СМ2,131.801Э2, 1981.

Авторское свидетельство СССР

N 809383,,кл,,G 11 С 19/14, 1980. (54) СДВИГОВЫЙ РЕГИСТР (57) Изобретение относится к вычислительной технике и может быть использовано в качестве асинхронного буферного запоминающего устройства, Цель изобретения— повышение надежности функционирования эа счет адаптации длительности циклов передачи информации к временным характеристикам элементов. Сдвиговый регистр состоит из и последовательно соединенных

m-разрядных ячеек памяти, каждая из которых содержит m RS-триггеров, m записывающих элементов ЗАПРЕТ, управляющий

Изобретение относится к вычислительной технике и может быть использовано в качестве асинхронного буферного запоминающего устройства, работающего по принципу "первый вошел — первый вышел" (F1 F0).

Цель изобретения — повышение надежности функционирования сдвигового регистра при разбросе временных параметров его элементов за счет адаптации длительности циклов передачи информации из пре—

„„. Ы„„1624528 А1 элемент ЗАПРЕТ, первый и второй элементы ИЛИ, m блокирующих элементов ЗАПРЕТ и m элементов И. Информационными входами сдвигового регистра являются прямые входы записывающих элементов 3АПРЕТ первой ячейки памяти. а информационными выходами — единичные выходы RS-триггеров последней и — и ячейки памяти. Организация управляющих цепочек с использованием как первого и второго элементов ИЛИ и управляющего элемента

ЗАПРЕТ, так и блокирующих элементов ЗАПРЕТ и элементов И препятствует записи информации в какой-либо из RS — триггеров ячейки памяти до завершения обнуления всех ее RS-триггеров и позволяет сформировать сигнал на R-входе RS — триггера в случае отсутствия единичного сигнала на его S-входе и только после переписи содержимого данного разряда в соответствующий разряд последующей ячейки памяти, что предотвращает возникновение сбоев при работе сдвигового регистра из-за разброса временных характеристик элементов и, следовательно, повышает надежность функционирования сдвигового регистра, 1 ил, дыдущей ячейки памяти в последующую и гашения предыдущей ячейки памяти к временным характеристикам элементов, На чертеже схематически представлен предложенный сдвиговый регистр.

Регистр состоит из и одинаковых ячеек

1.1 — t.n памяти, ориентированных на прием и хранение m-разрядных двоичных слов, содержащих единицу хотя бы в одном иэ разрядов (например, один из разрядов может быть отведен для хранения маркера, указы1624528

15 вающего на наличие слова в ячейке памяти).

Вторая ячейка 1.2 памяти представлена в виде функциональной схемы.

Каждая из ячеек 1.1 — 1.п памяти содержит m RS — триггеров 2.1 — 2.m, m записывающих элементов ЗАПРЕТ 3.1 — З.m, управляющий элемент ЗАПРЕТ 4, первый 5 и второй 6 элементы ИЛИ, m блокирующих элементов ЗАПРЕТ 7.1 — 7 m u m элементов

И 8.1 — 8.m. Информационные входы первой ячейки 1.1 памяти являются информационными входами 9.1 — 9.m сдвигового регистра, а информационные выходы последней ячейки 1.п памяти являются информационными выходами 10.1 — 10.m сдвигового регистра.

Сдвиговый регистр работает следующим образом.

В исходном состоянии сдвигового регистра во всех ячейках 1.1 — 1,п памяти RS— триггеры 2.1 — 2.m находятся в нулевом состоянии, т. е. в сдвиговом регистре не хранится никакой информации.

На информационные входы 9.1 — 9 m сдвигового регистра поступают сигналы кода слова, содержащего от одной до m единиц. Минимальная длительность импульсов, соответствующих единицам, не должна быть менее максимального суммарного времени срабатывания записывающего элемента ЗАПРЕТ 3 K (где К = 1 — m) и

RS òðèããåðà 2.К.

По истечении времени задержки срабатывания триггеров первой ячейки 1.1 памяти единичные сигналы вводимого кода появляются на прямых входах соответствующих записывающих элементов ЗАПРЕТ

3,1 — З.m ячейки 1.2 памяти. Появление единичных сигналов на выходах записывающих элементов ЗАПРЕТ 3. t — З.гп (или хотя бы на выходе одного из этих элементов) приводит к срабатыванию соответствующих RS-триггеров 2,1 — 2.m и переходу их в единичное состояние, а также к появлению единичного сигнала на выходе второго элемента ИЛИ 6.

Поступление единичного сигнала с выхода элемента ИЛИ 6 на инверсный вход управляющего элемента ЗАПРЕТ 4 обеспечивает фиксацию нулевого сигнала на его выходе, в результате чего элементы ЗАП Р ЕТ 3.1—

3.mостаются открытыми для сигналов,,поступающих на их прямой вход. Кроме того, единичные сигналы с выходов соответствующих элементов ЗАПРЕТ 3,1 — 3 m, поступая на инверсные входы соответствующих им блокирующих элементов ЗАПРЕТ 7.1—

7.m, блокируют поступление единичных сигналов на R-входы RS — триггеров 2.1 — 2 m, предотвращая сброс в нуль тех RS-тригге20

55 ров 2.1 — 2,m, которые были переведены в единичное состояние.

По истечении времени задержки второй ячейки 1.2 памяти в такой же последовательности срабатывают элементы третьей ячейки 1,3 памяти и т. д„вплоть до элементов последней ячейки 1,п памяти. В итоге код первого поступившего на информационные входы 9.1 — 9.m слова временно запоминается во всех ячейках 1,1 — 1.п памяти сдвигового регистра.

При наступлении паузы между первым и вторым словом, т. е. после снятия сигналов кода первого слова с информационных входов 9.1 — 9.m на всех этих входах устанавливаются нулевые сигналы, что соответствует отсутствию информации на входах регистра, B результате на выходах записывающих элементов ЗАПРЕТ 3.1 — З.m (одного или нескольких) первой ячейки 1.1 памяти единичные сигналы меняются на нулевые, разрешая прохождение сигналов с выходов элементов И 8,1 — 8,m через блокирующие элементы ЗАПРЕТ 7.1 — 7.m ía R — входы RS — триггеров 2.1 — 2.m. Таким образом, происходит установка в нуль тех RS — триггеров 2.1 — 2 m первой ячейки 1.1 памяти, в которые были записаны единичные значения разрядов кода первого слова, и первая ячейка 1.1 памяти освобождается.

Освобождение первой ячейки 1.1 памяти приводит к исчезновению единичных сигналов на информационных входах второй ячейки 1.2 памяти, а следовательно, на выходах записывающих элементов ЗАПРЕТ

3,1 — 3 m этой ячейки памяти, Единичные сигналы кода первого слова, поступающие на входы некоторых элементов И 8.1 — B.m второй ячейки 1,2 памяти с входов и выходов соответствующих RS-триггеров 2.1—

2.m третьей ячейки 1.3 памяти, вызывают появление на выходах этих элементов И единичных сигналов. Эти сигналы через открытые нулевым сигналом на инверсном входе соответствующие блокирующие элементы ЗАПРЕТ 7,1 — 7.m поступают на Rвходы находящихся в единичном состоянии

RS — триггеров 2.1 — 2.m второй ячейки 1.2 памяти и переводят эти триггеры в нулевое состояние, освобождая вторую ячейку 1.2 памяти.

Аналогичным образом освобождаются третья 1,3 и последующие ячейки памяти, включая ячейку 1,(п - 1) памяти.

В ячейке 1.п памяти код первого слова сохраняется, поскольку на входах ее элементов И 8.1 — 8 m отсутствуют сигналы, обеспечивающие формирование сигналов сброса RS-триггеров 2.1 — 2.m этой ячейки через блокирующие элементы ЗАПРЕТ 7,1—

1о24528

7.m, открытые нулевыми сигналами с выхо- лизирует об отсутствии информации в сдвидов записывающих элементов ЗАПРЕТ 3.1- говом регистре, 3,m ячейки 1,п памяти. Соответственно единичный сигнал на

Сохранение кода первого слова в ячей- выходе этого элемента ИЛИ 5 указывает на ке 1.п памяти приводит к запиранию по ин- 5 наличие в ячейке 1 п памяти информации, версным входам ее записывающих которая должна быть воспринята приемниэлементов ЗАПРЕТ 3.1 — 3 m единичным сиг- ком. Последующее изменение содержимого налом, поступающим с выхода первого эле- ячейки 1.п памяти можно осуществить пумента ИЛИ 5 через управляющий элемент тем гашения хранящегося в ней кода слова, ЗАПРЕТ 4, открытый по инверсному входу 10 для чего необходимо подать единичный сигнулевым сигналом с выхода второго элемен- нал на оба входа всех элементов И 8.1 — 8.m та ИЛИ 6 с момента установления нулевого этой ячейки. Этот сигнал подтвердит нулесигнала на выходах всех записывающих вое состояние тех RS — триггеров 2.1 — 2,m, в элементов ЗАПРЕТ 3.1 — З.m этой ячейки в которых были запомнены нулевые значения результате освобождения предыдущей .15 разрядов слова, и переведет в нулевое соячейки 1.(n - 1) памяти, стояние RS-триггеры, хранившие единичПоэтому при поступлении на информа- ные значения разрядов слова, уже ционные входы 9.1 — 9.m сдвиговогс регист- воспринятого приемником, ра кода второго слова рассмотренным Освобождение ячейки 1,п памяти приобраэом работают ячейки 1.1 — 1,(п — 1) па- 20 ведет к разблокированию ее записывающих мяти, в результате этот код поступает в элементов ЗАПРЕТ 3.1 — 3.m, в результате ячейку 1.(n - 1) памяти. чего в ячейку 1.п памяти будет занесено

При наступлении паузы после второго содержимое ячейки 1.(n - 1) памяти, в по слова описанным образом освобождаются завершении процесса запоминания содерячейки 1.1 — 1.(п - 2) памяти, а код второго 25 жимого ячейки 1.(п - 1) памяти в ячейке 1.п слова сохраняется в ячейке 1.(n - 1) памяти памяти будут сформированы сигналы освоблагодарятому,что всеэлементы И8. 1-8.m бождения ячейки 1.(n — 1) памяти, В свою этой ячейки закрыты по одному из входов очередь, освобождение этой ячейки памяти нулевыми сигналами, поступающими с вы- вызовет перепись в нее информации из ходов заблокированных элементов ЗАПРЕТ 30 предыдущей ячейки памяти и освобождение

3.1 — 3.m ячейки 1.п памяти. предыдущей ячейки после переписи ее соПри поступлении на информационные держимого в последующую ячейку памяти. входы 9.1 — 9.m третьего и последующих Этот процесс будет продолжаться до тех слов их коды запоминаются соответственно пор, пока содержимое каждой из занятых в ячейках 1.(n - 2) и предыдущих ячейках 35 ячеек памяти не будет переписано в послепамяти. Код последнего и-го слова будет дующую ячейку, т. е, пока весь массив хразаписан в ячейку 1.1 памяти. нящейся в сдвиговом регистре информации

Для взаимодействия сдвигового регист- не будет сдвинут на один шаг (на одну ячейра с источником поступающей на него ин- ку памяти) в сторону последней ячейки 1.п формации и с приемником информации, 40 памяти, информационные выходы которой хранящейся в сдвиговом регистре, могут ис- (т. е. выходы ее RS — триггеров 2.1 — 2,m) явпользоваться выходы первых элементов ляются информационными выходами 10.1—

ИЛИ 5 ячеек 1.1 и 1.п памяти и входы зле- 10лп сдвигового регистра. ментов И 8.1 — 8.m последней ячейки 1.п Из сказанного следует, что для освопамяти. 45 бождения сдвигового регистра, т. е. для обЕдиничный сигнал на выходе элемента нуления всех его ячеек памяти даже в случае

ИЛИ 5 первой ячейки 1,1 памяти указывает полной занятости регистра, достаточно на занятость этой ячейки, а сохранение это- сформировать на входах элементов И 8.1— го сигнала после снятия кода очередного 8.m последней ячейки 1.п памяти последослова с информационных входов 9.1 — 9.m 50 вательность из и единичных сигналов. сдвигового регистра указывает на то, что все Для одновременного обнуления всех ячейки 1.1 — 1.п памяти заняты, и в случае ячеек 1.1 — 1.п памяти сдвигового регистра поступления на входы сдвигового регистра в них могут быть использованы RS — триггеры кода следующего слова этот код не будет с двумя R — входами, причем взаимосвязанпринят в регистр. 55 ные вторые R — входы всех RS — триггеров обНулевой сигнал на выходе элемента разуют в этом случае цепь сброса (установки

ИЛИ 5 последней ячейки 1.п памяти в слу- в нуль) сдвигового регистра. чае, когда его длительность превышает ин- Использование в сдвиговом регистре тервал времени, требуемый для записи элементов, препятствующих записи инфорвходного слова в эту ячейку памяти, сигна- мации в отдельные разрядные триггеры

1624528

Составитель Н.Васильев

Техред М.Моргентал Корректор Л.Бескид

Редактор М,Келемеш

Заказ 194 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям-при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 ячейки памяти до завершения процесса установки в нуль всех триггеров этой ячейки, а также элементов, формирующих сигнал на

R — входе какого — либо триггера только после завершения переписи содержимого этого 5 триггера в соответствующий триггер последующей ячейки памяти, предотвращает возникновение сбоев из-за разброса временных характеристик элемента регистра и, следовательно, повышает надежность 10 функционирования сдвигового регистра, Формула изобретения

Сдвиговый регистр, состоящий из последовательно соединечных m-разрядных ячеек памяти, каждая из которых содержит 15

m RS-триггеров, m записывающих элементов ЗАПРЕТ, управляющий элемент 3АПРЕТ и первый элемент ИЛИ, к выходу которого подключен прямой входуправляющего элемента ЗАПРЕТ, выход которого 20 связан с объединенными инверсными входами записывающих элементов ЗАПРЕТ, выход К вЂ” го записывающего элемента 3АПРЕТ(К = 1 - m), прямой вход которого является информационным входом К вЂ” го разряда 25 ячейки памяти, соеднен с R — входом К вЂ” ro

RS — триггера, единичный выход которого подключен к соответствующему входу первого элемента ИЛИ и является информационным выходам К вЂ” го разряда ячейки 30 памяти, информационные входы каждой ячейки памяти, кроме первой, подсоединены к информационным выходам соответствующих разрядов предыдущей ячейки памяти, информационные входы первой ячейки памяти являются информационными входами сдвигового регистра, а информационные выходы последней ячейки памяти— его информационными выходами, о т л и— ч а ю шийся тем, что, с целью повышения надежности функционирования за счет адаптации длительности циклов передачи информации к временным характеристикам элементов, в каждую ячейку памяти сдвигового регистра введены второй элемент

ИЛИ, m блокирующих элементов ЗАПРЕТ и

m элементов И, выход второго элемента

ИЛИ подключен к инверсному входу управляющего элемента ЗАПРЕТ, выход К вЂ” го записывающего элемента ЗАПРЕТ связан с соответствующим входом второго элемента

ИЛИ и с инверсным входом K-го блокирующего элемента ЗАПРЕТ, прямой вход которого соединен с выходом К вЂ” го элемента И, а выход — с R — входом К-ro RS — триггера, причем первый и второй входы К-ro элемента И подсоединены соответственно к К-му информационному выходу и к выходу К-го записывающего элемента ЗАПРЕТ последующей ячейки памяти.