Многофункциональный регистр

 

Изобретение относится к вычислительной технике и может быть использовано в устройствах хранения и обработки информации . Целью изобретения является повышение быстродействия многофункционального регистра в режиме суммирования. Регистр позволяет реализовать различные логические, арифметические и специальные функции. Каждый разряд 1 регистра содержит RS-триггер 2, семь элементов И 3-9, два элемента ИЛИ 10-11, два элемента ИЛИ- НЕ 12-13, элемент НЕ 14. элемент НЕ 15 с увеличенной задержкой, элемент И-НЕ 16 и элемент ИЛИ-НЕ 17с увеличенной задержкой . Для достижения поставленной цели в каждый разряд регистра введены элементы 11, 13, 16 и 17 и выполнены необходимые связи между ними и другими элементами каждого разряда регистра. 2 ил. Ё

СОЮЗ COBB TCKl Õ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ю

Е1

18

23

Я

2Х

27

28

ЯУ

Фиг, 2 (21) 4486937/24 (22) 26.09.88 (46) 30.01.91. Бюл. N. 4 (71) Грузинский политехнический институт (72) Л.Ш. Имнаишвили, О.Г. Натрошвили, Д,И. Крихели, Н,И. Кахишвили, И.П, Гикошвили и Н.3. Чхаидзе (53) 681.327.66 (088.8) (56) Авторское свидетельство СССР

t4 1176385, кл. G 11 С 19/00, 1983.

Авторское свидетельство СССР

М .1411828, кл. G 11 С 19/00, 1987, (54) МНОГОФУНКЦИОНАЛЬНЫЙ РЕГИСТР (57) Изобретение относится к вычислительной технике и может быть использовано в устройствах хранения и обработки инфор„„. Ы„„1624529 А1 мации, Целью изобретения является повышение быстродействия многофункционального регистра в режиме суммирования.

Регистр позволяет реализовать различные логические, арифметические и специальные функции. Каждый разряд 1 регистра содер жит RS — триггер 2, семь элементов И 3 — 9, два элемента ИЛИ 10 — 11, два элемента ИЛИ—

НЕ 12-13, элемент НЕ 14, элемент НЕ 15 с увеличенной задержкой, элемент И вЂ” НЕ 16 и элемент ИЛИ-НЕ 17 с увеличенной задержкой. Для достижения поставленной цели в каждый разряд регистра введены элементы

11, 13, 16 и 17-и выполнены необходимые связи между ними и другими элементами каждого разряда регистра. 2 ил, 1624529

Изобретение относится к вычислительной технике и может быть использовано в устройствах хранения и обработки информации.

Цель изобретения — повышение быстродействия многофункционального регистра в режиме суммирования.

На фиг. 1 представлена структурная схема многофункционального регистра; на фиг, 2 — схема одного его разряда.

Многофункциональный регистр в каждом разряде 1 содержит RS — триггер 2, семь элементов И 3-9, два элемента ИЛИ 10 — 11, два элемента ИЛИ вЂ” НЕ 12-13, элемент НЕ

14, элемент НЕ 15 с увеличенной задержкой, элемент И вЂ” НЕ 16 и элемент ИЛИ-НЕ

17 с увеличенной задержкой, Прямой и инверсный выходы RS — триггера 2 являются первым 18 и вторым 19 выходами данного разряда 1.

На фиг. 1 и 2 показаны также первый 20 и второй 21 последовательные и параллельный 22 информационные входы регистра. входы управления сдвигом в сторону старших 23 и младших 24 разрядов регистра, вход управления параллельным вводом информации 25, входы управления операциями конъюнкции 26, запрета по первому операнду 27, дизъюнкции 28 и суммирования 29 регистра.

Первый 12 и второй 13 элементы ИЛИ—

НЕ, элемент НЕ 15 с увеличенной задержкой и элемент ИЛИ вЂ” НЕ 17 с увеличенной задержкой разрядов 1 предназначены для формирования кратковременных импульсов. Основное назначение элемента НЕ 15 с увеличенной задержкой и элемента ИЛИ—

НЕ 17 с увеличенной задержкой — кратковременное хранение информации, полученной с выходов элементов И 6, 7 и 8.

Формирование импульсов на выходе первого элемента ИЛИ вЂ” НЕ 12 происходит по срезу входного сигнала, поступающего с выхода шестого элемента И 8. Формирование импульса на выходе второго элемента

ИЛИ-НЕ 13 происходит по срезу сигналов. поступающих с выходов четвертого б, либо пятого 7 элементов И. При поступлении единичного информационного сигнала на первый вход первого элемента ИЛИ вЂ” НЕ 12 и на вход элемента НЕ 15 с увеличенной задержкой, первый элемент ИЛИ-НЕ 12 удерживается в закрытом состоянии. После прекращения информационного сигнала на обоих входах первого элемента ИЛИ-НЕ 12 устанавливаются открывающие его сигналы, Элемент находится в открытом состоянии, пока на выходе элемента НЕ 15 с увеличенной задержкой на установится единичный сигнал, закрывающий первый

55 элемент ИЛИ-НЕ 12. При этом на выходе последнего формируется кратковременный импульс, который подается Hà S — вход

RS-триггера 2 и осуществляет его переключение в единичное состояние. На выходе второго элемента ИЛИ вЂ” НЕ 13 аналогично происходит формирование кратковременного импульса, который подается на R — вход

RS-триггера 2 и осуществляет его переключение в нулевое состояние, Длительность кратковременного импульса t> должна быть не менее задержки переключения триггера

2 - b, т. е. t > t,. Таким образом, время задержки элемента НЕ 15 с увеличенной задержкой и элемента ИЛИ-НЕ с увеличенной задержкой определяется тз t< + t, где ;задержка элементов ИЛИ-НЕ 12 или

13. Чтобы исключить искажение длительности ти на выходах первого 12 и второго 13 элементов ИЛИ-НЕ требуется, чтобы сигналы на выходах четвертого б, пятого 7 и шестого 8 элементов И имели крутые срезы, Все логические функции в многофункциональном регистре выполняются на ocHQ ве характеристического уравнения

RS Tðèããåðà

0„+ ) = SvRQn .

Будем считать, что величина X находится в регистре, а на выходе первого элемента

ИЛИ 10 каждого разряда 1 находится величина Y.

Если единичный сигнал подать на вход

26 управления операцией конъюнкции регистра, то предыдущее уравнение примет вид;

Qn+ i = 0vYX, т. е, 0 + i = YX. Срабатывание

RS — триггера 2 каждого разряда 1 произойдет по срезу сигнала У, либо управляющего сигнала на входе 26 управления операцией конъюнкции, и s регистре будет записана величина YX.

Если единичный сигнал подать на вход

27 управления операцией запрета по первому операнду регистра, то уравнение примет вид:

0 +1 = (W(XY)X, т, е. Qn+1 = YX, и в регистр будет записана величина YX.

Если единичный сигнал подать на вход

28 управления операцией дизъюнкции, то управление примет вид;

0 +1= YXVOX, т. е, 0 +1= Y ч X.

Если единичный сигнал одновременно подавать на управляющие входы 27 и 28 регистра, то чоавнение примет вид;

Qn+1= YXV(YX)X, т, е. On+1= YX ч YX.

Последнее выражение описывает сложение по модулю два величин Х и Y.

Если единичные сигналы одновременно подать на управляющие входы 26 и 28 регистра, то уравнение примет вид;

1624529 затем первый элемент ИЛИ 10. В результате сигнал с предыдущего (младшего) разряда поступает через первый последовательный информационный вход 20 каждого разряда

1 на выход первого элемента ИЛИ 19 каждого разряда 1. После прекращения действия управляющих сигналов в регистре выполняется логическая функция переменной Y u логическое значение на выходе первого эле0 мента ИЛИ 10 каждого разряда 1 запишется в RS-триггер 2 каждого разряда 1. Следовательно, произойдет сдвиг в сторону старших разрядов. Длительность управляющих сигналов должна быть не менее 6 Tcp .

Сдвиг кода в сторону младших разрядов осуществляется аналогично предыдущему.

Сдвиг осуществляется совокупностью управляющих сигналов, которые подаются на входы 24, 26 и 28. При этом (в отличие от предыдущей операции) открывается второй элемент И 4.

Двоичный счет осуществляется подачей управляющих сигналов в течение всего процесса счета на управляющие входы 23, 27 и

28. Счетные импульсы подаются на первый последовательный информационный вход

20 регистра.

Действием управляющего сигнала на входе 23 содержимое RS — триггера 2 каждого разряда 1ь кроме последнего, будет подаваться через выход 17 данного разряда 1i и информационный вход 20н1 следующего (старшего) разряда 1н- на выход первого элемента ИЛИ 1О старшего разряда 1н- .

Согласно описанному принципу одновременного действия управляющих сигналов на входах 27 и 28 по срезу информационного сигнала на выходе первого элемента ИЛИ 10 в RS — триггер 2 будет записан результат сложения по модулю два.

Следовательно, действие управляющих сигналов на входах 23, 27 и 28 реализует структуру двоичного счетчика.

Сложение двух двоичных операндов Х и

Y происходит следующим образом.

Предварительно в регистр вводится операнд Х первым или вторым способом параллельного ввода информации.

Для функционирования регистра в режиме суммирования управляющие сигналы следует подать на управляющие входы 27, 28 29 регистра, а код операнда Y — на входы

22> — 22л регистра. При подаче управляющего сигнала на вход 29 элемент И-НЕ 16 и второй элемент ИЛИ 11 формируют на выходе седьмого элемента И 9 разряда 1i логичеcкую величину, которая является результатом сложения по модулю два информационного сигнала Yi на входе 22 и

Оп+1 = yy ч ух, т. е. С1„+1 = y

Многофункциональный регистр в разных режимах работает следующим образом.

Рассмотрим, как происходит обнуление регистра. С этой целью на управляющий 5 вход 26 подается единичный импульс длительностью не менее l3 + г,, Поскольку на остальных управляющих входах регистра установлены низкие уровни потенциала, то на выходе первого элемента ИЛИ 10 будет 1 установлен "О". Согласно описанному принципу действия управляющего сигнала с входа 26 регистра на заднем фронте этого сигнала в регистр будет записан результат конъюнкции "0" на выходе первого элемен- 15 та ИЛИ 10 и содержимого RS-триггера 2 каждого разряда 1, т. е. произойдет обнуление регистра.

Для параллельного ввода информации в регистр код подается на информационные 20 входы 221 — 22п разрядов 1 регистра.

Ввод можно осуществить двумя способами. При вводе информации первым способом регистр необходимо предварительно обнулить. Единичные управляющие сигна- 25 лы подаются на входы 25, 27 и 28. Действием управляющего сигнала на входе 25 информационный сигнал устанавливается на выходе третьего элемента И 5 и затем на выходе первого элемента ИЛИ 10 каждого 30 разряда 1. Согласно описанному принципу одновременного действия управляющих сигналов на входах 27 и 28 регистра по срезу информационного сигнала в регистр будет записан результат сложения по модулю два 35 содержимого триггера 2 каждого разряда 1 (т. е. "0") и информационного сигнала на выходе первого элемента ИЛИ 10 каждого разряда 1, т. е, в регистр будет записан код.

Для параллельного ввода информации в 40 регистр вторым способом не обязательно предварительно его обнулять. Единичные управляющие сигналы подаются на входы

25, 26 и 28 регистра. Под действием управляющего входа 25 регистра информацион- 45 ный сигнал с входов 221 — 22 будет установлен на входе третьего элемента И 5 и затем на выходе первого элемента ИЛИ 10 каждого разряда 1. Согласно описанному принципу одновременного действия управ- 50 ляющих сигналов на входах 26 и 28 регистра по срезу информационного сигнала в регистр будет записана переменная Y. Следовательно, код будет записан в регистр.

Сдвиг кода в сторону старших разрядов 55 осуществляется совокупностью управляющих сигналов, которые подаются на входы

23, 26 и 28. После подачи управляющих сигналов открывается первый элемент И 3, а

1624529

15 содержимого в предыдущем (младшем) разряде 1i-1 сигнала Xi-i на входе 20 разряда 1ь

Результат сложения по модулю два повторяется на выходе первого элемента ИЛИ 10, Если в младшем разряде 1ь1 записан

"0", то на выходе первого элемента ИЛИ 10 разряда 1 будет повторен сигнал с входа 22l данного разряда 1ь Следовательно, на заднем фронте сигнала Yi в RS-триггер 2 разряда 1 будет записан результат сложения по модулю два величин Xi u Уь Если же в младшем разряде 1н записана "1", то формирование заднего фронта сигнала на выходе первого элемента ИЛИ 10 разряда 1i произойдет в результате переднего фронта сигнала Уь

Следовательно, запись в RS — триггер 2 разряда 1i результата сложения по модулю два величин Xi u Yi произойдет по фронту сигнала Y. После снятия сигнала Y на выходе первого элемента ИЛИ 10 установится

"1" под действием входа 20ь

Сигналом переноса с младшего разряда

1ь1 является переключение логических уровней на выходе 18ь1 с "1" в "0". В этом случае переключение повторяется на входе

20 разряда 1i и, соответственно, на выходе первого элемента ИЛИ 10, что приводит к срабатыванию RS — триггера 2 разряда 1ь В свою очередь, переключение с "1" в "0" на выходе 18 является сигналом переноса в следующий (старший) разряд 1 +ь

Сравнение времени выполнения операции суммирования в данном регистре и в прототипе произведем следующим образом, Оценим время установления всех процессов в регистрах после среза сигнала, соответствующего операнду У, для случая, требующего максимального времени, т. е. когда в каждом разряде регистра записана

"1" и прибавление единицы в младшем разряде приводит к переносу во всех разрядах регистра.

В первом (младшем) разряде регистра— прототипа процесс суммирования завершается в момент возникновения заднего фронта импульса переноса, т. е. через 12

tcp времени после среза сигнала операнда

У. В каждом следующем разряде регистра— прототипа процесс завершается через

11 tcp времени после заднего фронта импульса переноса иэ предыдущего (младшего) разряда. Полное время завершения процесса в регистре-прототипе составляет

12 tcp+ (и - 1),11 tcp где и — количество разрядов в регистре.

В пЕрвом(младшем) разряде 11 предлагаемого регистра процесс суммирования завершается в момент завершения

55 переключения на выходе 191, т. е. через

7 t,р после среза сигнала, соответствующего операнду Y. Однако сигналом переноса в следующий (старший) разряд 1 является переключение на выходе 181 с "1" в "0", которое возникает через 6 tcp после среза сигнала операнда Y. В каждом следующем (старшем) разряде 1i предлагаемого регистра сигнал переноса будет формироваться через 6 tcp времени после поступления сигнала переноса из предыдущего (младшего) разряда 1ь1. Следовательно, на выходе 18П предлагаемого регистра состояние установится через 6 tcp u.

Формула изобретения

Многофункциональный регистр, содержащий в каждом разряде RS — триггер, семь элементов И, первый элемент ИЛИ, первый элемент ИЛИ вЂ” НЕ, элемент НЕ и элемент НЕ с увеличенной задержкой, причем прямой и инверсный выходы RS-триггера являются первым и вторым выходами данного (разряда, выходы первого и второго элементов И соединены с первым и вторым входами первого элемента ИЛИ. первый вход первого элемента И каждого разряда, кроме первого, соединен с прямым выходом RS òðèããåра предыдущего разряда, а первый вход первого элемента И первого разряда является первым последовательным информационным входом регистра, первый вход второго элемента И каждого разряда, кроме последнего, соединен с прямым выходом

RS — триггера последующего разряда, первый вход второго элемента И последнего разряда является вторым последовательным информационным входом регистра. вторые входы первого и второго элементов

И являются входами управления сдвигом соответственно в сторону старших и младших разрядов регистра, третий вход первого элемента ИЛИ соединен с выходом третьего элемента И, первый вход которого является параллельным информационным входом данного разряда, а второй вход является входом управления параллельным вводом информационного регистра, первый вход четвертого элемента И является входом управления операцией конъюнкции регистра, выход первого элемента ИЛИ соединен с первыми входами пятого и шестого элементов И и входом элемента НЕ, выход которого соединен с вторым входом четвертого элемента И, прямой и инверсный выходы RS — триггера соединены с вторыми входами пятого и шестого элементов И, третьи входы пятого и шестого элементов И являются соответственно входами управле10

1624529

mn

15 у

1111111

11

11111

0 Л Д Д Рб 17 Л 1У

Фиг. 1

Составитель А.Дерюгин

Техред M,Ìoðãåíòàë

Корректор М.Пожо

Редактор М.Келемеш

Заказ 194 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат Патент". г. Ужгород, ул.Гагарина, 101 ния операциями запрета по первому операнду и дизъюнкции регистра, первый вход седьмого элемента И является входом управления выполнением операции суммирования регистра, отличающийся тем, что, с целью повышения быстродействия регистра в режиме суммирования, в каждый разряд регистра введены второй элемент

ИЛИ-НЕ, элемент И вЂ” НЕ, второй элемент

ИЛИ и элемент ИЛИ-НЕ с увеличенной задержкой, причем выход шестого элемента И соединен с первым входом nepeoro элемента ИЛИ вЂ” НЕ и входом элемента НЕ с увеличенной задержкой, выход которого соединен с вторым входом первого элемента ИЛИ-НЕ, выход которого соединен с Sвходом RS — триггера, R — вход которого соединен с выходом второго элемента

ИЛИ вЂ” НЕ, первый вход которого соединен с выходом пятого элемента И и с первым входом элемента ИЛИ вЂ” НЕ с увеличенной задержкой, выход которого соединен с

5 вторым входом второго элемента ИЛИ-НЕ. третий вход которого соединен с выходом четвертого элемента И и с вторым входом элемента ИЛИ-НЕ с увеличенной задержкой, четвертый вход первого элемента ИЛИ

10 соединен с выходом седьлюго элемента И, второй вход которого соединен с выходом второго элемента ИЛ И, первый вход которого соединен с первыми входами третьего элемента И и элемента И-НЕ, выход которо15 го соединен с третьим входом седьмого элемента И, вторые входы второго элемента

ИЛИ и элемента И-НЕ соединены с первым входом первого элемента И.

zti