Буферное запоминающее устройство

 

Изобретение относится к вычислительной технике и может быть использовано в технических средствах отображения информации на телевизионном индикаторе, в частности в растровом графическом дисплее. Целью изобретения является повышение быстродействия устройства. Устройство содержит N модулей памяти, входы и выходы которых соединены с интерфейсными выходами и входами соответствующих контроллеров памяти, выходы которых подключены к информационным входам параллельнопоследовательного регистра, а входы адреса записи, данных и управления записью соединены с выходами соответствующих блоков буферной памяти, входы выборки контроллеров памяти подключены к выходам дешифратора, входы которого соединены с выходами преобразователя адреса, выходы параллельно-последовательного регистра подключены к информационным входам мультиплексора. Цель изобретения достигается введением преобразователя адреса, обеспечивающего такое распределение кодов элементов изображения (ЭЙ) между модулями памяти, при котором эффект распараллеливания циклов записи сохраняется при любой входной последовательности адресов ЭЙ. 4 ил.

СОЮЗ СОВЕ ГСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 11 С 19/00 G 09 С 1/16

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР г"

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4648849/24 (22) 07.02.89 (46) 30.01.91. Бюл. ¹ 4 (72) А,В. Запалатовский и Т.А. Захарова (53) 681.327.6(088.8) (56) Патент ЕПВ № 0087868, кл. G 09 С 1/16, 1983.

Патент ЕПВ № 0192139, кл. G 09 G 1/16, 1986. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в технических средствах отображения информации на телевизионном индикаторе, в частности в растровом графическом дисплее.

Целью изобретения является повышение быстродействия устройства, Устройство содержит N модулей памяти, входы и выходы которых соединены с интерфейсными еыхоИзобретение относится к вычислительной технике и может быть использовано в технических средствах отображения графической информации на телевизионном индикаторе, в частности в растровом графическом дисплее.

Целью изобретения является повышение быстродействия устройства.

На фиг. 1 представлена структурная схема буферного запоминающего устройства; на фиг. 2 — фрагмент растра дисплея; на фиг. 3 — схема преобразователя адреса; на фиг. 4 — схема контроллера и блока модуля памяти.

Буферное запоминающее устройство (фиг, 1) содержит входы 1 адреса записи, входы 2 данных и управления, входы 3 син,, Ы2 „, 1624534 А1 дами и входами соответствующих контроллеров памяти, выходы которых подключены к информационным входам параллельнопоследовательного регистра, а входы адреса записи, данных и управления записью соединены с выходами соответствующих блоков буферной памяти, входы выборки контроллеров памяти подключены к выходам дешифратора, входы которого соединены с выходами преобразователя адреса. выходы параллельно-последовательного регистра подключены к информационным входам мультиплексора. Цель изобретения достигается введением преобразователя адреса, обеспечивающего такое распределение кодов элементов изображения (ЭИ) между модулями памяти, при котором эффект распараллеливания циклов записи "охраняется при любой входной последовательности адресов ЭИ. 4 ил. хронизации и управления чтением, входы 4 адреса чтения, преобразователь 5 адреса, дешифратор б, N блоков 7 буферной памяти, N контроллеров 8 памяти,N модулей 9 памяти, параллельно-последовательный ре- 4 гистр 10 и мультиплексор 11.

Преобразователь 5 адреса (фиг. 3) содержит элементы НЕ 12 и 13 и сумма. ар 14.

Контроллер 8 и модуль 9 памяти (фиг. 4) содержат блок управления 15, регистры 16 и 17, мультиплексоры 18 — 21 и блоки 22 и 23 памяти.

Каждый модуль 9 памяти (Mfl) содержит два блока 22 и 23 памяти, каждый из которых может поддерживать изображение на экране либо загружаться по входным магистралям, Наличие двойного кадрового МП, 1624534 организованного так, что пока один блок памяти доступен для внешнего процессора, в другом осуществляется процедура регенерации изображения на экране, позволяет производить подготовку нового изображения во время демонстрации предыдущего.

Процесс построения изображения в растровом графическом дисплее заключается в том, что графический процессор дисплея вычисляет растровые координаты и коды цвета элементов изображения (ЭИ) и по магистралям адреса записи, данных и команд записывает коды ЭИ в буферное (растровое) ЗУ.

Известно. что организация растрового

ЗУ в виде ряда модулей, каждый из которых снабжен собственным контроллером, позволяет повышать производительность ЗУ за счет распараллеливания процессов записи в отдельных модулях памяти (МП). Такое распараллеливание происходит наиболее эффективно. когда последовательность вырабатываемых графическим процессором

ЭИ равномерно распределяется между всеми МП. Скорость записи в этом случае максимальна и составляет N/Т ЭИ/С, где N— число MR, Т вЂ” длительность цикла записи микросхем памяти. Если ЭИ последовательности подают лишь в часть МП, эффект распараллеливания снижается и производительность ЗУ по записи ниже максимальной. Когда все ЭИ последовательности адресуются в один и тот же МП, скорость записи минимальна и составляет

1/Т ЭИ/С.

На быстродействие и сложность растрового ЗУ влияют четыре его основные характеристики: N — число МП ЗУ; К вЂ” глубина буфера FIFO; функция определения МП для размещения ЭИ с координатами Х, У вЂ” S (х, у) и функция определения адреса ЭИ внутри модуля а (х, у).

Эти характеристики подлежат оптимизации при разработке ЗУ. Число МП N u глубина буфера FIFO К выбираются, исходя из требуемого быстродействия, равномерности растра информационной емкости микросхем памяти, особенностей отображаемой информации.

При N - 2" функция а (х, у) непосредственно получается из адреса ЭИ на растре отбрасыванием и младших разрядов, потери времени на вычисление а (х, у) в этом случае отсутствуют.

Функция S (х, у), которую реализует введенный в устройство преобразователь адреса, выбирается иэ следующих соображений.

Для обеспечения регенерации изображения на экране со скоростью телевизионной развертки применяется, как правило, 5

55 параллельная выборка кодов ЭИ, последовательно расположенных на строке развертки, из всех МП, Следовательно. функция S (х, у) должна обеспечивать на всех строках растра последовательное распределение

ЭИ по всем МП, При записи последовательности вырабатываемых графическим процессором ЭИ должна обеспечиваться минимальная частота выборки одноименных МП. Следовательно, функция S (х, у) должна обеспечивать в соседних строках изменение порядка следования ЭИ, одним из вариантов такого изменения могут быть сдвинутые друг относительно друга последовательности распределения ЭИ.

Иллюстрацией применения изложенных соображений может служить рассматриваемый далее вариант технической реализации предлагаемого запоминающего устройства для растрового дисплей. В нем принято N = 2 = 8. На фиг. 2 представлен з фрагмент растра дисплея, где каждая клетка, соответствующая ЭИ, помечена номером MR, в котором записан ее код. Функция

S (х, у), реализующая такое распределение, имеет вид S (х, у) =-(x+ бу) воо 8 и выполняется двухраэрядным двоичным сумматором, как показано на фиг. 3.

Как видно из фиг. 2, при формировании, например, отрезков прямых эффект распараллеливания циклов записи присутствует при любом угловом положении отрезка.

Буферное запоминающее устройство работает при записи кодов ЭИ от графического процессора следующим образом, По входам 1 и 2 поступают от графического процессора экранный адрес ЭИ, его код, команда записи на cooTâåòñòàóþùèå входы блоков буферной памяти (ББП) 7. Сопровождающии синхронизирующий сигнал поступает на соответствующие входы контроллеров 8 памяти.

Адрес ЭИ поступает, кроме того, на вход преобразователя 5 адреса, который в соответствии с функцией определения S (х, у) формирует на своем выходе код номера MR, который поступает на вход дешифратора 6.

На одном иэ выходов дешифратора 6 появляется сигнал выборки, который поступает на вход выборки контроллера 8, выбранного

MR 9. Если в данный момент выбранный контроллер 8 не занят процессом записи в

МП 9, то адрес и код ЭИ иэ ББП 7 с режимом доступа FIFO по сигналу управления. поступающему от контроллера 8 памяти, заносятся в регистры контроллера, который начинает формировать цикл записи в МП 9.

ББП 7 передает в процессор сигнал ответа, подтверждающий прием кода и адреса ЭИ. после чего запоминающее устройство гото1624534 во к приему следующего ЭИ. Если в момент прихода сигнала выборки выбираемый контроллер памяти занят процессором записи в МП 9, то адрес и код ЭИ записываются в соответствующий ББП 7, который выдает сигнал, подтверждающий прием данных, В случае, если ББП 7 заполнен полностью. выдача сигнала, подтверждающего прием кода и адреса ЭИ, задерживается до завершения текущего цикла записи МП 9, после чего в контроллер 8 передаются очередные адрес и код ЭИ из ББП 7. По окончании этой процедуры ББП 7 может осуществить прием новых адреса и кода ЭИ по входам 1 и 2 и выдать сигнал, подтверждающий прием адреса и кода ЭИ.

Запоминающее устройство работает при чтении информации на экран следующим образом.

По входам 4 на вход адреса чтения контроллеров 8 памяти от синхронизатора дисплея поступает адрес чтения данных на экран. По входам 3 на входы контроллеров

8 памяти поступают сигналы синхронизации и управления чтением, под действием которых из всех МП параллельно считываются коды ЭИ, Считанные коды параллельно заносятся в регистр 10 и затем подвергаются в нем циклическому сдвигу.

При этом на выходах разрядов регистра 10, подключенных к входам мультиплексора 11. формируются сдвинутые по фазе последовательности кодов ЭИ. Мультиплексор 11, управляемый младшими разрядами вертикальной составляющей адреса ЭИ на экране, передает на выход устройства ту из последовательностей кодов ЭИ, в которой на данной строке растра скомпенсирован сдвиг, внесенный при записи в МП 9 преобразователем 5 адреса. Таким образом, на

40 экране ЭИ отображаются беэ сдвигов в полном соответствии с их экранными адресами, Формула изобретения

Буферное запоминающее устройство, содержащее Nблоков буферной памяти,,N модулей памяти, N контроллеров памяти, информационные выходы и входы которых соединены с входами и выходами соответствующих модулей памяти, входы адреса записи, данных и управления записью подключены к выходам соответствующих блоков буферной памяти, информационные входы которых являются входами адреса записи, данных и управления записью устройства. входы синхронизации и управления чтением контроллеров памяти являются одноименными входами устройства и соединены с управляющими входами параллельно-последовательного регистра, информационные входы которого подключены к информационным выходам контроллеров памяти, входы выборки которых соединены с соответствующими выходами дешифратора, а выходы ответа подключены к управляющим входам соответствующих блоков буферной памяти, выходы ответа которых являются одноименным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены преобразователь адреса и мультиплексор, причем входы и выходы преобразователя адреса подключены соответственно к входам адреса записи устройства и к входам дешифратора. выходы параллельно-последовательного регистра соединены с информационными входами мультиплексора. выходы которого являются выходами устройства, а управляющие входы подключены к входам адреса чтения контроллеров памяти и являются входами адреса чтения устройства.

1624534

1624534

ХЕИ

У/О

Редактор Л. Веселовская

Заказ 195 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 хИ П1

ИВ1

ЛОГ. 1

Улр, 4др.

Пер буфе

Фаг. 4

Составитель О.Исаев

Техред М,Моргентал Корректор И.Муска