Преобразователь двоично-десятичного кода в двоичный

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для построения преобразователей кодов. Целью изобретения является расширение класса решаемых задач за счет обеспечения обратного преобразования. Поставленная задача достигается тем, что в преобразователь двоично-десятичного кода в двоичный, содержащий k-разрядные преобразователи 1.1-1 .т+ 1 двоично-десятичного кода в двоичный , умножители 2.1-2.т, блок суммирования 4, дополнительно введены коммутаторы 3.1-3.т, преобразователи выполнены реверсивными , а умножители и коммутаторы - управляемыми . 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si)s Н 03 М 7/12

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ .СВИДЕТЕЛЬСТВУ

, 1 Ц (21) 4444581/24 (22) 20.06.88 (46) 30,01.91. Бюл. ¹ 4 (72) А.А.Жалковский, А.А.Шостак и Л.О.Шпаков (53) 681,325(088.8) (56) Авторское свидетельство СССР

N 1283979, кл. Н 03 М 7/12, 1985.

Авторское свидетельство СССР

N1095169,,кл. Н 03 М 7/12, 1983.

Авторское свидетельство СССР

N 1116427, кл. G 06 F 7/52, 1982. (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ Ы 1624698 А1. (57) Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для построения преобразователей кодов.

Целью изобретения является расширение класса решаемых задач за счет обеспечения обратного преобразования. Поставленная задача достигается тем, что в преобразователь двоично-десятичного кода в двоичный, содержащий k-разрядные преобразователи .

1,1 — 1.m+ 1 двоично-десятичного кода в двоичный, умножители 2.1 — 2.m, блок суммирования 4, дополнительно введены коммутаторы

3.1 — 3 m, преобразователи выполнены реверсивными, а умножители и коммутаторы — управляемыми. 1 ил, 1624698

25

45

55

Изобретение относится к вычислительной технике и может быть использовано для построения преобразователей кодов в универсальных и специализированных ЭВМ.

Цель изобретения — расширение класса решаемых задач за счет обеспечения возможности обратного преобразования.

На чертеже показана структурная схема предлагаемого преобразователя двоичнодесятичного кода B двоичный.

Преобразователь содержит k-разрядные реверсивные преобразователи двоично-десятичного кода в двоичный 11 †1m, блоки 2>-2п1 умножения, коммутаторы 31-3m и блок 4 суммирования, входы 51 — 5m+) преобразуемых групп разрядов, входы 6> — 6m первой константы устройства, входы 71-7 п второй константы устройства, вход 8 режима преобразователя, выход 9 преобразователя, Преобразователи 11-1,+1 предназначены для преобразования из двоично-десятичного кода в двоичный и наоборот значений групп разрядов, поступающих с входов соответственно 5> — 5щ+1 устройства. Они могут быть реализованы самыми различными способами и средствами в зависимости от разрядности групп. При малой .величине

k-разрядности групп преобразователь 1, /i =

=1,2,...,m+1) может быть реализован в виде

ПЗУ. При более высокой разрядности преобразуемых групп преобразователь 1i целесообразно реализовать в виде двух специализированных преобразователей (преобразователя двоично-десятичного кода в двоичный и преобразователя двоичного кода в двоично-десятичный), а также коммутатора, информационные входы которого соединены с выходами специализированных преобразователей, а его выход является выходом преобразователя 11, входы же двух специализированных преобразователей соединены с входом преобразователя 5ь Значение сигнала выбора режима работы преобразователя, поступающего с входа 8 на управляющий вход коммутатора, определяет направление преобразования.

Разрядность выходных кодов преобразователей 11 — 1m+1 должна быть или меньше разрядности входа множителя блоков 21 — 2m умножения, или равна ей. Например, если разрядность входа множителя блоков 212 умножения равна двум десятичным и восьми двоичным разрядам, то с помощью преобразователей 1> — 1П целесообразно пре.образовать две десятичные цифры и шесть двоичных цифр исходного. операнда, В каждом из блоков 21-2m умножения происходит перемножение значения преобразованной группы разрядов операнда, поступающего с выхода блока 1ь на значение соответствующего эквивалента веса этой группы, поступающего с выхода коммутатора Зь При преобразовании в двоичный код блоки 21 — 2п1 умножения настраиваются управляющим сигналом с входа 8 устройства на обработку информации в двоичном коде, а при преобразовании в двоична-десятичный код — на обработку информации в двоично-десятичном коде. Блоки 21 — 2m умножения могут быть реализованы самыми различными методами и средствами, Возможна также реализация блоков 2>2п таким образом, что на их выходах произведения формируются в многорядном коде, в частности в двухрядном, Коммутаторы 3 — 3 и предназначены для передачи на входы множимого блоков

21-2m значений либо двоично-десятичных констант (с входов 61 — ám устройства), либо двоичных констант (с входов 7> — 7m устройства), Блок 4 предназначен для двоичного и десятичного суммирования всех значений произведений, получаемых в блоках 21 — 2m умножения, а также значения самой младшей преобразованной группы разрядов с выхода преобразователя 1п + .

Он может быть реализован самыми различными методами и средствами, например, в виде дерева двухвходовых многоразрядных универсальных сумматоров с распространением переноса. Управляющий сигнал с входа 8 настраивает блок суммирования на обработку информации в двоичном или двоично-десятичном коде, Следует особо отметить, что блоки 2> — 2m умножения и блок 4 суммирования, функционирующие в двоичной и десятичной системах счисления, могут быть составной частью центрального процессора ЭВМ и поэтому не требуют дополнительной аппаратуры для своей реализации в преобразователе.

В основу работы предлагаемого преобразователя положен следующий принцип.

При преобразовании, например, двоично-десятичного кода в двоичный, исходный операнд может быть представлен в виде

Р .10 "+Рг 10(")"+ .P-1 1У" +

+ P 10 + P +>, k где P>,Pz,...,Рт, Pm+I — значения групп по k десятичных разрядов в каждой.

Если преобразователь P1,Р2„„,Рп1, Рп +1 в двоичный код, а значение весов групп

10 ", 10(...„ 10, 10 представитьтакже в двоичном коде, то после выполнения всех арифметических действий данного выражения образуется двоичное значение исходно1624698

Зп — на передачу информации с входов 61—

6m первой константы устройства, блок 21 — 2m умножения и блок 4 суммирования — на функционирование в десятичной системе счисления.

Формула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий m блоков умножения (m = )и/k(— 1), где и — количество десятичных цифр операнда, k — количество десятичных цифр, обрабатываемых на одном блоке умножения (k = 2,3,...,n/2), (m+1)

k-разрядных реверсивных преобразователей двоична-десятичного кода в двоичный и блок суммирования, выход которого является выходом преобразователя, )-ная O = 1— — (m+1) (k-разрядная груп па входов п реобразователя соединена с группой входов j-го

k-разрядного реверсивного преобразователя двоична-десятичного кода в двоичный, выход которого, кроме (m+1)-го, соединен с входом множителя блока умножения, выход которого соединен с входом j-ro слагаемого блока суммирования, выход (m+1)-го !<-разрядного реверсивного преобразователя

25 двоична-десятичного кода в двоичный соединен с входом (m+1)-ro слагаемого блока суммирования,отличаю щийся тем, ратного преобразования, в него дополнительно введены mкоммутаторов,,причем j-A вход первой константы преобразователя соединен с первым информационным входом

j-го коммутатора, второй информационный вход которого соединен с j-м входом второй константы преобразователя, вход множимого j-ro блока умно>кения соединен с выходом )-го коммутатора, управляющий вход которого соединен с входом режима преобразователя и управляющими входами блоков умножения, блока суммирования и

k-разрядных реверсивных преобразовате40

45 лей двоично-десятичного кода в двоичный.

Составитель M. Аршавский

Техред М.Моргентал Корректор Т. Палий

Редактор B. Ковтун

Заказ 203 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

ro двоично-десятичного операнда. Аналогично двоичный операнд может быть представлен в виде суммы произведений двоична-десятичных эквивалентов групп разрядов и двоично-десятичных эквивалентов их весов.

Преобразование в предлагаемом устройстве происходит за один такт. При преобразовании двоично-десятичного кода в двоичный управляющий сигнал настраивает преобразователи 11 — 1 п+1 на преобразование значений соответствующих групп десятичных разрядов в двоичный код (преОбраЗОВатЕЛЬ 1m+1 ПрЕОбраЗуЕт МЛадШуЮ группу разрядов, а преобразователь 11— самую старшую), коммутаторы 31 — 3> — на передачу информации с входов 71 — 7 второй константы преобразователя, блоки 21—

2п умножения и блок 4 суммирования — на функционирование в двоичной системе счисления. Поступающие с входов 5> — 5 +1 преобразователя соответствующие группы разрядов исходного операнда преобразуются в двоичный код в преобразователях

11 — 1п +1 соответственно. В блоке 2; умножения происходит перемно>кение значения преобразованной группы разрядов операнда, поступающего с выхода соответствующего преобразователя 1 на значение соответствующего двоичного эквивалента веса этой группы, поступающего с выхода коммутатора 3;. С выходов блоков 21 Zm умножения и выхода преобразователя 1m+> информация поступает на входы блока 4, в котором происходит ее двоичное суммирование. Через некоторое время, определяемое временем переходного процесса, на выходе 9 устройства образуется окончательный результат преобразования. Аналогично выполняется преобразование двоичного кода в двоично-десятичный, Управляющий сигнал с входа 8 выбора режима в этом случае настраивают преобразователи 11 — 1 +1 на преобразование значений соответствующих групп двоичных разрядов в двоично-десятичный код, коммутаторы 31—

30 что, с целью расширения класса решаемых задач за счет обеспечения возможности об