Устройство для контроля оперативной конвейерной памяти

 

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики неисправностей оперативной памяти конвейерного типа для высокопроизводительных вычислительных машин. Цель изобретения - упрощение устройства и повышение достоверности контроля . Устройство содержит счетчик I адреса, мультиплексор 2 адресных разрядов, регистр 3 начального адреса, регистр 4 разряда адреса, блок 5 сравнения данных, блок 6 управления,генератор 7 тактовых импульсов, регистр 8 конечного адреса, блок 9 сравнения конечного адреса, регистр 10 команд, блок 11 задержки, регистр 12 данных, управляемый инвертор 13, буферный регистр 14, мультиплексор 15 данных, адресные входы 16 контролируемой оперативной буферной памяти 17. Устройство имеет малые аппа-ратные затраты, повышает достоверность контроля благодаря программной настройке на различные тесты, области адресов и условия работы и позволяет работать с конвейерной памятью. 3 ил. 1C (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G ll С 29 00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4667578/24

{22) 27.03.89 (46) 07.03.91 Бюл. № 9 (71) Институт проблем кибернетики

АН СССР (72) Г. Е. Аникеев, Н. И. Дикарев и В. П. Салакатов (53) 681 327 (088.8) (56) Авторское свидетельство СССР № 1200347, кл. G ll С 29/00, 1984.

Авторское свидетельство СССР № 1226535, кл. G Il С 29/00, 1984. (54) УСТРОЙСТВО ДЛ Я КОНТРОЛЯ

ОПЕРАТИВНОЙ КОНВЕЙЕРНОЙ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики неисправностей оперативной памяти конвейерного типа для

„„SU„. 1633463 A 1 высокопроизводительных вычислительных машин. Цель изобретения — упрощение устройства и повы шение достоверности контроля. Устройство содержит счетчик I адреса, мультиплексор 2 адресных разрядов, регистр

3 начального адреса, регистр 4 разряда адреса, блок 5 сравнения данных, блок 6 управления, генератор 7 тактовых импульсов, регистр 8 конечного адреса, блок 9 сравнения конечного адреса, регистр 10 команд, блок 11 задержки, регистр 12 данных, управляемый инвертор 13, буферный регистр

14, мультиплексор 15 данных, адресные входы 16 контролируемой оперативной буферной памяти 17. Устройство имее; малые аппаратные затраты, повышает достоверность контроля благодаря программной настройке на различные тесты, области адресов и условия работы и позволяет работать с конвейерной памятью. 3 ил.

1633463

1О

3

Изобретение относится к вычислительной технике и может быть использовано для контроля и диагностики неисправностей оперативной памяти конвейерного типа для высокопроизводительных вычислительных машин.

1 ель изобретения — упрощение устройства и повышение достоверности контроля.

На фиг. 1 приведена структурная схема устройства для контроля оперативной конвейерной памяти; на фиг. 2 — формат регистра команды; на фиг. 3 — функциональная схема блока управления.

Устройство для контроля оперативной конвейерной памяти содержит счетчик 1 адреса (СА); мультиплексор 2 адресных разрядов (МПАР), регистр 3 начального адреса (РНА), регистр 4 разряда адреса (PPA), блок 5 сравнения данных (БСЛ), блок 6 управления (БУ), генератор 7 тактовых импульсов (ГТИ), регистр 8 конечного адреса (РКА), блок 9 сравнения конечного адреса (БСКА). регистр 10 команд (PK), блок 11 задержки (БЗ), регистр 12 данных (РД), управляемый инвертор (УИ) 13, буферный регистр (БР) 14, мультиплексор 15 данных (МПД). Выход СА подключен к адресному входу 16 контролируемой оперативной конвейерной памяти (ОЗУ) 17, информационному входу 18 МПАР, первому входу 19 БСКА, второму информационному входу 20 MHlI,.

На второй вход 21 БСХ поступает код с выхода РКА, а на первый информационный вход 2" МПД вЂ” код с выхода

Г>Р. Выход МПАР подключен к информационному входу 23 блока задержки.

Управляющий вход БЗ соединен с входом 24 управления записью ОЗУ и выходом 25 управления записью БУ. Информационный вход 26 УИ подключен к выходу РД, управляющий вход 27 — к выходу БЗ, а вход 28 блокировки — выходу 29 управления блокировкой БУ. i рвый вход 30

БСД соединен с информационным выходом

ОЗУ, а второй вход 31 — с выходом УИ.

Первый выход БСД подключен к входу 32 сигнала ошибки, а второй выход — к входу

БР. Информационные входы 33 РД, 34 РНА, 35 РРА, 36 РКА, 37 РК объединены по соответствующим разрядам и являются входом ввода данных (ВВД) устройства. Управляющие входы записи 39 и РД, 40 в

РНА, 41 в РРА, 42 в РКА 43 в PK и управляющий вход 44 МПД подключены к шине 45 управления, которая является управляющим входом устройства. Управляющий вход записи информации в СА подключен к выходу 46 задания режима БУ. Синхровходы буферного регистра 47 и счетчика 48 адреса подключены к первому 49 и второму

50 синхровыходам БУ соответственно. Выход

51 требования обслуживания ТО) подключен к блоку 6 управления. Выход регистра

10 команд подключен к командному входу

52 БУ. Вход 53 запуска БУ соединен с управляющим входом 43 записи в РК.

Выход блока 9 сравнения конечного адреса. соединен с входом 54 сигнала конечного адреса блока 9 управления. Выход тактового генератора 7 соединен с входом 55 синхронизации блока 6 управления.

Формат командного слова, загружаемого в РК, показан на фиг. 2. Регистр команд содержит пять разрядов, каждый из которых определяет выполняемую операцию или условия ее выполнения. Операция осуществляется над всеми ячейками ОЗУ с адр«сами между начальным и конечным. Назначение разрядов РК следующее:

0 — запись («1») или чтение («О») 56, определяет выполняемую операцию; 1 — разрешение остановки по сигналу ошибки .(«1») с первого выхода 57 БСД; 2 — разрешение остановки по сигналу конечного адреса («1») с выхода 58 БСКА, 3 — разрешение установки СА 1 кода начального адреса из РНАЗ («1») 59, 4 — блокировка

УИ 13 («0») 60.

Блок управления (фиг. 3) содержит следующие основные блоки: триггеры 61 и 62, элемент И 63, триггер 64, элементы И 66—

67, элемент И вЂ” НЕ 68, элемент И 69, сдвиговый регистр 70, выход 71 блока управления, элементы И 72 и 73.

Устройство для контроля оперативной конвейерной памяти работает следующим образом.

Работа осуществляется в двух режимах, режиме настройки и режиме тестирования.

В режиме настройки синхроимпульсы на буферный регистр и счетчик адреса не поступают. Из внешнего управляющего устройства (управляющей вычислительной машины) производится загрузка регистров устройства. В РД12 загружается слово данных, например, код «Все !» или «Все О». В

PHA 3 помещают начальный, а в РКА 8— конечный адрес тестируемой области памяти. В PPA 4 загружают код, задающий пропускание с информационного входа 18

МПАР на выход МПАР сигнал заданного разряда СА. Последним производится запись в РК 10. Сигнал записи в РК переводит устройство в режиме тестирования.

В режиме тестирования происходит последовательное формирование адресов ячеек памяти ОЗУ 17 в СА 1 и запись или считывание данных по этим адресам в соответствии с кодом, записанным в РК. Данные на вход ОЗУ 17 поступают с выхода

УИ 13, в котором происходит модуляция кода, записанного в РД 12. Если на управляющем входе 27 управляемого инвертора код «1» с выхода БЗ, то данные на информационном входе 26 проходят на выход УЧ в прямом коде, а если <О», то — инверсном. Код слова данных, записанный в РД 12 также может быть прямым или инверсным.

1633463

25

45

Формула изобретения

Операции записи и чтения осуществляются следующим образом.

При выполнении операции записи в

РК загружается код команды с «1» в разряде О. Сигнал записи 43 в PK поступает на вход 53 блока 6 управления (фиг. 3) и устанавливает триггер 61 в «1», подготавливая пуск тестирования. Приходящий на вход 55 БУ тактовый импульс (ТИ) из

ГТИ 7 заносит «1> в триггер 62. При этом триггер 61 сбрасывается в «О». Если установка начального адреса разрешена («1» в

3 разряде РК), то на выходе элемента И 63 появляется сигнал записи в СА и происходит перезапись кода из PHA в СА, Следующий тактовый импульс установит триггер

62 в «О», а триггер 64 в «1». Сигнал «О» с инверсного выхода триггера 64 запретит проход следующего ТИ через элемент И 65.

Одновременно сигнал с прямого выхода триггера 64 разрешает проход ТИ через элемент И 66 на синхровход 48 счетчика адреса 1. СА подсчитывает эти ТИ, формируя последовательность адресов. Код адреса с выхода СА поступает на адресный вход !6 проверяемой памяти 17. Контрольные данные формируются на выходе УИ !3 и поступают на информационный вход ОЗУ. Очередное слово данных формируется следующим образом. Код адреса с выхода СА 1 поступает на информационный вход 18 МПАР.

Управляющий вход МПАР подключен к выходу PPA. Код в РРА задает разряд адреса СА, который проходит с входа 18 на выход МПАР. Выходной сигнал МПАР поступает на информационный вход 23 блока

11 задержки.

На выходе 25 БУ установлено значение «1» при записи и «О» при чтении.

При записи БЗ пропускает сигнал на своем входе 23 без задержки. Выходной сигнал

БЗ поступает на управляющий вход 27 УИ и модулирует в нем уровень выходного кода слова данных, записанного в РД 12.

При достижении СА значения конечного адреса на выходе БСКА 9 появляется сигнал конечного адреса. которыи поступает на вход 54 БУ и, если в РК в разряде 2 была «1», через элемент И 67 и ИЛИ 68 сбрасывает триггер 64 в «О», прекращая запись в ОЗУ и останавливая СА, т. е. происходит переход в режим настройки

При выполнении операции чтения в РК загружается код команды с «О» в разряде О.

По сигналу записи 43 в РК, как и при записи тестовых данных, устанавливается в

<1> триггер 61, а затем 62. После загрузки из PHA в СА кода начального адреса триггер 64 устанавливается в «1» и на выходе 50 появляются импульсы продвижения СА. Сигнал «1» с выхода 25 БУ устанавливает блок задержки в режим задержки.

Кроме того, сигнал «1» с выхода триггера 64 поступает на сдвиговый регистр 70.

Регистр 70 и БЗ создают задержку распространения их входного информационного сигнала, равную числу и ступеней (периодов задержки) конвейера проверяемой оперативной памяти 17. При возникновении сигнала конечного адреса на входе 54 БУ триггер 64 сбрасывается в «0», останавливая СА, но сигнал «1» с выхода регистра 70 сдвига будет еще и периодов ТИ, обеспечивая прием по синхросигналам з выходе 49 БУ в буферный регистр 14 слов данных, находившихся в процессе обработки в момент появления сигнала конечного адреса. Аналогично происходит остановка тестирования при появлении сигнала ошибки на входе 32 БУ первого выхода

БСД. Этот сигнал формируется при ошибке в любом разряде считанного слова данных, в то время как в БР записываются «О» (нет ошибки) или «1» (есть ошибка) для каждого разряда отдельно. Следовательно, после остановки по обнаруженной ошибке в БР находятся и слов, содержащих поразрядную информацию о несовпадающих с эталоном данных, а в СА находится А +и адрес, где А — адрес ячейки памяти, в которой обнаружена ошибка.

Разумеется, остальные n — 1 слова также могут содержать обнаруженные ошибки. Эти слова из БР, а также адрес из CA могут быть считаны через МПД на выход вывода данных (ВЫВД) устройства и приняты в ЭВМ. Продолжить тестирование дальше следует командой, в которой в 3 разряде PK содержится «О». Сигнал разрешения работы оперативной памяти (ВУ вЂ” выбор устройства) подается на ОЗУ с выхода

71 триггера 64 блока управления. По этому сигналу ОЗУ принимает обращение в память на обслуживание. Синхроимпульсы для работы конвейера ОЗУ поступают в него с выхода 55 ГТИ.

Если установить в «О» 4 разряд РК, то операции записи и чтения производятся через заблокированный УИ, т. е, код РД проходит на информационный вход ОЗУ без изменения. Это позволяет выполнить проверку памяти 17 тестом «Запись-чтение» 1 и 0» и обнаружить все разрядные ошибки без влияния адресных. что упрощает диагностику неисправностей. Остановки по ошибке и конечному адресу могут быть запрещены, установкой в «О» соответствующих разрядов, что позволяет вести аппаратурную настройку и визуальный контроль сигнаloB в памяти с помощью осциллографа.

Устройство для контроля оперативной конвейерной памяти, содержащее счетчик адреса. выходы которого являются адресными выходами устройства, мультиплексор адрес1633463

7 ных разрядов, информационные входы которого соединены с выходами счетчика адреса, регистр начального адреса, выходы которого соединены с информационными входами счетчика адреса, регистр разряда адреса, выходы которого соединены с управляющими входами мультиплексора адресных разрядов, блока сравнения данных, входы первой группы которого являются информацHQHHblMH в одами устройства, блок управления, вход признака ошибки которого сое- 10 динен с первым выходом блока сравнения данных, выход управления записью блока управления является управляющим выходом устройства, генератор тактовых импульсов, выход которого соединен с входом синхронизации блока управления, отличающееся тем, что, с целью упрощения устройства и повышения достоверности контроля, оно содержит регистр конечного адреса, блок сравнения конечного адреса, входы первой группы которого соединены с выходами счет- 20 чика адреса, входы второй группы блока сравнения конечного адреса соединены с выходами регистра конечного адреса, выход блока сравнения конечного адреса соединен с входом признака конечного адреса блока управления, регистр команд, выходы которого соединены с входами задания команд блока управления, блок задержки, информационный вход которого соединен с выходом мультиплексора адресных разрядов, управляющий вход блока задержки соединен с выходом управления записью блока управления, регистр данных, управляемый инвертор, информационные входы которого соединены с выходами регистра данных, управляющий вход управляемого инвертора соединен с выходом блока задержки, вход блокировки управляемого инвертора соединен с вы одом управления блокировкой блока управления, выходы управляемого инвертора соединены с входами второй группы блока сравнения данных и являются информационными выходами устройства, буферный регистр, информационный вход которого соединен с вторым выходом блока сравнения данных, мультиплексор данных, информационные входы первой группы которого соединены с выходами буферного регистра, информационные входы второй группы мультиплексора данных соединены с выходами счетчика адреса, выходы мультиплексора данных являются выходами вывода данных устройства, соответствующие информационные ьходы регистра данных, регистра начального адреса, регистра разряда адреса, регистра конечного адреса и регистра команд объединены и являются входами вво la данных устройства, входы синхронизации регистра данных, регистра начального адреса, регистра разряда адреса, регистра конечного адреса, регистра команд являются соответствующими входами синхронизации устройства, управляющий вход мультиплексора да нных является входом задания режима устройства, вход задания режима счетчика адреса соединен с выходом задания режима блока управления, входы синхронизации буферного регистра и счетчика адреса соединены соответственно с первым и вторым выходами синхронизации блока управления, выход требования обслуживания блока управления является соответствующим выходом устройства, вход синхронизации регистра команд соединен с входом запуска блока управления, выход разрешения работы памяти блока управления является выходом обращения устройства, выход генератора тактовых импульсов является выходом синхронизации оперативной памяти.

l633463

71

51

23

52

Составитель О. Исаев

Редактор С. Патрушева Техред А Кравчук Корректор О Кравцова

Заказ 620 Тираж 3411 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С(.(.P

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4 5

Производственно-издательский комбинат «Патент>, г. Ужгород. ул. Гагарина, 101