Запоминающее устройство с обнаружением и исправлением ошибок

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

s 6 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ с

1

4

f о ф фь

К3 (д

ЬЭ (21) 4465610/24 (22) 25.07.88 (46) 23.04.91. Бюл. М 15 (72) Е.И.Николаев и Е.Ç.Храпко (53) 681.327 (088.8) (56) Авторское свидетельство СССР

М 1127011, кл. G 11 С 29/00, 1983.

Авторское свидетельство СССР

hh 1073799, кл. 6 11 С 29/00, 1982. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С

ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕМ

ОШИБОК (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в запоминающих устройствах, выполненных на многоразрядных -интегП, А 1644232 А1 ральных микросхемах. Цель изобретения— повышение надежности устройства за счет обнаружения и исправления модульных ошибок путем преобразования их в однократные. Устройство содержит группу r-разрядных модулей памяти 2.1, .„, 2.$, группу блоков кодирования 1.1, ..., 1г, группу блоков декодирования 3.1, ..., З.r, блок сумматоров 4, группу элементов ИЛИ 5.1, „., 5.$, группу элементов И 6,1, ..., 6.$, группу триггеров 7.1, ..., 7.$, дешифратор 9. Устройство позволяет обнаруживать и исправлять модульные ошибки, возникающие в многоразрядных микросхемах памяти, определять и указывать место неисправной микросхемы памяти, 1 ил. к

1644232

30

Изобретение относится к автоматике и вычислительной технике и может быть использовано в ЗУ, выполненных на многоразрядных интегральных микросхемах.

Цель изобретения — повышение надеж-. ности устройства эа счет обнаружения и исправления модульных ошибок путем преобразования их в однократные тельные признаки, характеризующие наличие ошибки и качество ее исправления.

Ка чертеже приведена блок-схема устройства.

Устройство содержит блоки 1,1, 1.2, „., 1.

rкодирования,,группу r-разрядных модулей памяти 2, блоки 3.1, 3.2, ..., З,г декодирования, блок 4 сумматоров, группу 5 элементов

5.1, 5.2, ..., 5. $ типа ИЛИ, группу 6 двухвходовых элементов типа И, группу 7 триггеров 7.1, 7.2, ..., 7.S, блок 8 индикаторов 8.1, 8.2, ..., 8.(S д), дешифратор 9, переключатель 10. На схеме обозначены вход 11 установки устройства, группа 12 информационных входов устройства, группа 13 информационных выходов устройства, первая группа 14 адресных входов устройства, вторая группа 15 адресных входов устройства, группа 16 входов управления устройства, включающая входы сигнала "Обращение" и сигнала "Считывание-запись".

Блоки 1.1, 1,2,...,1.r кодирования предназначены для преобразования k-разрядных слов входной информации в и-разрядные сло- ва, содержащие информационное резервирование, необходимое для обнаружения и исправления ошибок. Каждый из г блоков кодирования обрабатывает р разрядов входной информации, где р =к/г, à r число информационных входов (разрядов) модулей памяти. Блоки кодирования представляют собой функциональные преобразователи, соответствующие определенной таблице истинности, и могут быть выполнены с помощью комбинационной логической схемы или постоянного полупроводникового запоминающего устройства (ППЗУ), Кодирование может быть осуществлено, например, на основе кода Хэмминга.

Первый вход первого модуля памяти соединен с первым выходом первого блока кодирования и т.д. Первый вход входного модуля памяти соединен с вторым выходом йервого блока кодирования, второй вход- с вторым выходом второго блока кодирова.ния и т.д.

Блоки 3.1, 3.2...„ 3.r декодирования предназначены для обнаружения и исправления ошибок. Каждый из блоков декодирования обрабатывает S разрядов выходной информации блока памяти. Блок 3.1 обрабатывает выходную информацию, соответствующую записанной в памяти от блока 1 1, аналогично связаны остальные блоки кодирования и декодирования. Блоки кодирования и декодирования имеют взаимно согласованные таблицы истинности, позволяющие обнаруживать и исправлять ошибки определенной краткости, например однократные ошибки или одно- и двукратные ошибки. Блоки. декодирования так же, как и блоки кодирования представляют собой функциональные преобразователи, определяемые таблицей истинности, и могут быть реализованы с помощью комбинационной логической схемы или ППЗУ.

Блок сумматоров, состоящий из tl двухвходовых логических элементов сложения. по модулю 2, предназначен для обнаружения ошибок в и-разрядами исправленной информации. Группа элементов 5.1, 5,2, ..., 5, S служит для группирования сигналов об ошибках в соответствии с их принадлежностью к модулям памяти. Группа элементов

6.1.1, ..., 6.S служит для формирования сигнала ошибки, Дешифратор 9 предназначен для выбора определенного столбца микросхем блока памяти, переключатель 10 — для начальной установки триггеров 7 группы.

Устройство функционирует следующим образом.

8 режиме "Запись" поступающие на группу 12 входов устройства слова. информации, содержащие k двоичных разрядов, преобразуются в блоках 1.1, 1.2, ..., 1.r в r слов по S разрядов, которые записываются в ячейку блока 2 памяти, адресуемую в соответствии с кодом на входах 14 и 15 устройства, Старшие разряды кода адреса (входы 15) через дешифратор 9 выбирают столбец матрицы микросхем памяти, а мледшие разряды кода адреса (входы 14)— ячейку памяти выбранных микросхем. Информационная избыточность на этапе запи- си и хранения слов в блоке 2 памяти, образованная блоками 1 кодирования, используется в дальнейшем для обнаружения, исправления и диагностики ошибок в процессе считывания информации.

В режиме "Считывание" производится выборка слова из блока 2 памяти в соответствии с кодом адреса на входах 14 и 15 устройства. Считанное и-разрядное слово (n = гмЯ) поступает на блоки 3.1, 3.2, „., З.r декодирования, каждый из которых производит операцию обнаружения ошибок для

S-разрядной части слова. Блоки 3.1, 3.2, ..., 3.r декодирования исправляют каждый все

S разрядов поступающих на них данных, а в совокупности и-разрядное избыточное слово, включающее k разрядов основной ин1644232

Составитель M. Лапушкин

Редактор Н. Тупица Техред М.Моргентал Корректор Н. Король

Заказ 1244 Тираж 351 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 формации и и-k дополнительных разрядов.

При этом k исправленных разрядов поступают на выходы 13 устройства, а все и разрядов, снимаемые с входов и выходов блоков декодирования, сравниваются в блоке 4 сумматоров с помощью и двухвходовых элементов сумматоров по модулю 2, которые выявляют разряды, содержащие ошибки. В r-входных элементах 5,1, 5,2, ..., 5.S типа ИЛИ производится группирование сигналов ошибок. выявленных в блоке 4, относящихся к каждому ряду микросхем памяти.

Через матрицу двухвходовых элементов

6.1.1, ..., 6.$.g, на первую группу входов которой поступают сигналы ошибок от элементов 5, а на вторую группу входов— сигналы выборки от дешифратора 9 по сигналу "Обращение" производится фиксация сигналов ошибок в триггерах 7.1.1, ..., 7.S.g, каждый из которых отображает наличие ошибки в соответствующей микросхеме памяти с помощью индикаторов 8.1.1, ...,8.S.g.

Перед началом работы устройства с помощью йереключателя 10 производится установка триггеров в нулевое состояние, При полном отказе какой-либо многоразрядной микросхемы 2.Ц памяти возникает ошибка r-кратности (г — число разрядов одной микросхемы памяти). При этом на вход каждого из блоков 3.1, ..., З.r декодиро- вания поступает только одна ошибка, где производится ее обнаружение и исправление. При возникновении корреляционных отказов в нескольких микросхемах памяти, например отказов определенного разряда, также образуется многократная ошибка, также преобразуется в ряде однократных ошибок на входах блоков 3.1, .„, З.г. Точно так же реагирует устройство на полные отказы ряда микросхем памяти, если эти микросхемы находятся в разных столбцах матрицы памяти. При полном отказе двух микросхем в одном столбце 2r-кратная ошибка будет представлена как r двукратных ошибок, т.е. реализуется трансформация многократных ошибок в ошибки малой кратности.

Формула изобретения

Запоминающее устройство с обнаружением и исправлением ошибок, содержащее блок кодиоования, блок декодирования, группу r-разрядных модулей памяти, дешифратор, выход которого соединен с входами выборки модулей памяти группы, входы адреса которых объединены и являются входами адреса первой группы устройства, входы адреса второй группы устройства соединены с входами дешифратора, входы обращения и замены модулей памяти группы обьединены и являются соответствующими входами устройства, о тл и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены группа из (r-1) блоков кодирования, группа из (r-1) блоков декодирования, блок сумматоров, группа элементов ИЛИ, группа элементов И, группа триггеров, входы блоков кодирования группы объединены и являются информационными входами устройства, выходы блоков кодирования группы соединены с информационными входами модулей памяти группы, выходы которых соединены с соответствующими входами блоков декодирования группы и с входами первой группы блока сумматоров, выходы блоков декодирования группы соединены с входами второй группы блока сумматоров и являются информационными входами устройства, выходы блока сумматоров соединены с входами r-разрядных элементов

ИЛИ группы, выход каждого элемента ИЛИ группы соединен с первым входом соответствующего элемента И группы, второй вход каждого элемента И группы соединен с вы-, ходом дешифратора и с входами выборки модулей памяти группы, выходы элементов И группы соединены с входами соответствующих триггеров группы, выходы которых являются контрольными выходами устройства, выходы синхронизации триггеров группы объединены и являются входом синхронизации устройства, входы установки триггеров группы объединены и являются входом установки устройства.