Резервированное запоминающее устройство
Изобретение относится к вычислительной технике и может быть использовано при построении постоянной памяти вычислительных систем, повышенной надежности. Целью изобретения является повышение достоверности считываемой информации .Устройство содержит два канала, кажv дый из которых содержит блок 1 памяти, блок 2 контроля, первый 8 и второй 13 элементы НЕ, первый 9 и второй 14 элементы И, первую 7 и вторую 15 группы элементов И, коммутатор 20. Устройство также содержит резервный блок 3 памяти, блок 4 контроля резервного блока памяти, блок 5 суммирования, первый 17 и второй 19 элементы НЕ, группу элементов ИЛИ 18. Каждый из каналов устройства может быть подключен к своему потребителю. Введение в каждый канал схем формирования сигнала , сигнализирующего об отказе соответствуеющего сигнала при выходе из строя ячеек с одинаковым адресом не менее чем в двух блоках памяти, повышает достоверность считываемой информации и позволяет работать устройству с частичной (/) деградацией. 1 ил.рON J О V4 Јь ел
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ГОСУДАРСТВЕ ННЫЙ КОМИТЕТ ГЮ ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1 о В О 3 Ф (Л К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4672557/24 (22) 04,04.89 (46) 07.04,91. Бюл. М 13 (72) В. А, Мельников и А. С. Трещалин (53) 681.327.6 (088,8) (56) Авторское свидетельство СССР N. 1195391, кл. G 11 С 29/00, 1982, Авторское свидетельство СССР hb 1387048, кл. G 11 С 24/00, 1986. (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано при построении постоянной памяти вычислительных систем, повышенной надежности. Целью изобретения является повышение достоверности считываемой информации.Устройство содержит два канала, каж Ж„„1640745 А1 дый из которых содержит блок 1 памяти, блок 2 контроля, первый 8 и второй 13 элементы НЕ. первый 9 и второй 14 элементы И, первую 7 и вторую 15 группы элементов И, коммутатор 20. Устройство также содержит резервный блок 3 памяти, блок 4 контроля резервного блока памяти, блок 5 суммирования, первый 17 и второй 19 элементы НЕ, группу элементов ИЛИ 18. Каждый из каналов устройства может быть подключен к своему потребителю. Введение в каждый канал схем формирования сигнала, сигнализирующего об отказе соответствуеющего сигнала при выходе из строя ячеек с одинаковым адресом не менее чем в двух блоках памяти, повышает достоверность считываемой информации и позволяет работать устройству с частичной деградацией. 1 ил. 1640745 Изобретение относится к вычислительной технике и может быть использовано при постоянной памяти вычислительных систем повышенной надежности, Цель изобретения — повышение достоверности считываемой информации. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит два канала, каж дый из которых входит блок 1 памяти, выходы которого соединены с блоком 2 контроля. Устройство содержит резервный блок 3 памяти, выходы которого соединены с блоком 4 контроля резервного блока памяти, блок 5 суммирования, генератор 6 тактовых импульсов, выход которого соединен с входами первой группы элементов И 7 каждого канала. Каждый канал содержит также первый элемент НЕ 8, первый элемент И 9, вторую 10 и третью 11 группы элементов И, первую группу элементов ИЛИ 12, второй элемент Н Е 13, второй элемент И 14, четвертую группу элементов И 15. Общими для каналов являются элементы: регистр 16 адреса, четвертый элемент НЕ 17, вторая группа элементов ИЛИ 18, третий элемент НЕ 19, Элементы И 10, 11 и элемент ИЛИ 12 образуют коммутатор 20, Резервированное устройство памяти работает следующим образом. Адрес ячейки, которую необходимо считать, записывается в регистр 16 адреса. Старший разряд регистра 16 адреса определяет к первому или второму блоку памяти идет обращение. В резервный блок 3 памяти по соответствующим адресам занесена сумма по модулю 2 информации, имеющей одинаковые адреса в основных блоках 1 памяти. Информация считанная одновременно на выходы основных 1 и резервного 3 блоков памяти проверяется своими блоками контроля. Количество выходов блоков памяти определяется их разрядной сеткой, Блок контроля представляет собой любую схему контроля, которая используется для контроля хранения и пересылки информации. В качестве примера можно привести схему пирамидальной свертки на четыре разряда, Через соответствующую четвертую группу элементов И 15 информация с альтернативного заданному блока памяти поступает на второй элемент ИЛИ 18, а с его выхода — на блок суммирования по модулю два, Одновременно на второй вход блока 5 суммирования по модулю два информация поступает с резервного блока 3 памяти. В результате суммирования на выходе блока 5 суммирования по модулю два формируется информация, соответствующая информации, которая должна быть считана из ячейки 50 заданного блока памяти, Вторая и третья группы элементов И 10 и 11 и первый элемент ИЛИ 12 играют роль коммутатора 20, который пропускает на выход соответствующего канала информацию либо с рабочего блока 1 памяти через вторую группу элементов И 10 при отсутствии сигнала ошибки с блока 2 контроля, либо с блока 5 суммирования по модулю два через третью группу элементов И 11 при наличии разрешающего сигнала с выхода первого элемента И 9. Этот сигнал формируется при наличии сигнала аварии с блока 2 контроля основного блока 1 памяти, адрес которого задан на регистре 16, и при отсутствии сигналов аварии с блоков контроля альтернативного основного 1 и резервного 3 блоков памяти, Сигнал ошибки, формирующийся на выходе элементов И 14 и говорящий о том, что чтение информации по данному каналу и данному адресу невозможно, формируется и ри наличии сигнала аварии с блока контроля 2, заданного в регистре 16 адреса номера блока 1 памяти, поступившего на вход второго элемента И 14, и при наличии сигнала ошибки с выхода элементов И 9, говорящего о том, что одновременно с отказом при выборке информации из заданного основного блока 1 памяти имеется сбойная ячейка с тем же адресом в альтернативном основном или резервном блоках памяти, т, е. восстановление информации невозможно. Генератор 6 тактовых импульсов позволяет синхронизировать работу устройства и блоков памяти при формировании конечных сигналов, разрешая прохождение информации и сигналоВ KoHTpollA на Выход в тот момент времени, когда завершена работа всех элементов устройства с учетом задержек и переходных процессов, Формула изобретения Резервированное запоминающее устройство, содержащее два канала, каждый из которых содержит блок памяти, блок контроля, коммутатор, первую и вторую группы элементов И, устройство также содержит генератор тактовых импульсов, блок суммирования, блок контроля резервного блока памяти, резервный блок памяти, выходы которого соединены с входами соответствующего блока контроля и с входами первой группы блока суммирования, выходы которого соединены с информационными входами первой группы коммутатора каждого канала, адресные входы блоков памяти объединены и являются адресными входами устройства, выход генератора тактовых импульсов соединен с первыми входами элементов И первой группы каждого канала, 1640745 Составитель М.Лапушкин Редактор С.Патрушева Техред М. Моргентал Корректор С,Шекмар Заказ 1019 Тираж 351 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж-35, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 B каждомканале выходы блока памяти соединены с первыми входами элементов И второй группы, с входами блока контроля и с информационными входами второй группы коммутаторов, выходы которого соеди- 5 нены с вторыми входами элементов И первой группы, выходы которых являются информационными выходами устройства. о тл и ч а ю щ е е с я тем, что, с целью повышения достоверности считываемой информа- 10 ции, в каждый канал устройства введены первый и второй элементы НЕ, первый и второй элементы И, в устройство также введены первый и второй элементы НЕ, группы элементов ИЛИ, выход первого элемента. 15 НЕ соединен с первым управляющим входом коммутатора первого канала и с вторыми входами элементов И второй группы второго канала, выходы которых соединены с первыми входами элементов ИЛИ группы, 20 вторые входы которых соединены с выходами элементов И второй группы первого канала, вторые входы которых соединены с первым управляющим входом коммутатора второго канала, с входом первого элемента 25 НЕ и являются адресным входом старшего разряда устройства. выходы элементов ИЛИ группы соединены с входами второй группы блока суммирования, в каждом канале выход блока контроля соединен с входом первого элемента НЕ, с первым входом первого элемента И и с третьим входом второго элемента И, первый вход которого соединен с выходом второго элемента НЕ, вход которого соединен с выходом первого элемента И и с вторым управляющим входом коммутатора, выход второго элемента И является контрольным выходом устройства, второй вход второго элемента И соединен с первыми входами элементов И первой группы, выход блока контроля резервного блока памяти соединен с входом второго элемента НЕ, выход которого соединен с вторым входом первого элемента И каждого канала, выход первого элемента НЕ первого канала соединен с третьим управляющим входом коммутатора первого канала и с третьим входом первого элемента И второго канала, выход элемента НЕ второго канала соединен с третьим управляющим входом коммутатора второго канала с третьим входом первого элемента И первого канала.
