Оперативное запоминающее устройство с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств с самоконтролем. Цель изобретения - повышение достоверности контроля. Оперативное запоминающее устройство с самоконтролем содержит блок 1 оперативной памяти, информационные входы-выходы 2 устройства, блок 3 сравнения, сумматор 4 по модулю два, дешифратор 5, счетчик 6, второй триггер 7, вход 8 разрешения выборки устройства, вход 9 Чтение - запись, адресные входы 10 устройства, шинный формирователь 11, генератор 12, входы 13 Контроль - работа, первый триггер 14, блок 15 сброса, блок 16 индикации, одновибратор 17, буферный элемент 18, первый и второй элементы ИЛИ-НЕ 19, 20 элемент И-НЕ 21. В устройстве дополнительно проверяются исправность входоввыходов и тракт ввода данных из системы в оперативную память, неисправность которых ведет к искажению информации, записываемой в устройство. 1 ил. Ј ON 4 Ch СЛ 01

COIG3 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 11 С 29/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ro (21) 4627666/24 (22) 29,12.88 (46) 07.05.91. Бюл. М 17 (71) Всесоюзный научно-исследовательский, проектно-конструкторский и технологический институт релестроения (72) В,А.Андрианов и А.В.Гринштейн (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

М 1332386, кл. G 11 С 29/00, 1986.

Авторское свидетельство СССР

М 1413676, кл, G 11 С 29/00, 1986. (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано при построении оперативных. запоминающих устройств с самоконтролем. Цель изобретения — првышение достоверности контроля.

„„. рЦ„„1647655 А1

Оперативное запоминающее устройство с самоконтролем содержит блок 1 оперативной памяти, информационные входы-выходы 2 устройства, блок 3 сравнения. сумматор 4 по модулю два, дешифратор 5, счетчик 6, второй триггер 7, вход 8 разрешения выборки устройства, вход 9 "Чтение— запись", адресные входы 10 устройства, шинный формирователь 11, генератор 12, входы 13 "Контроль — работа", первый триггер 14, блок 15 сброса, блок 16 индикации, одновибратор 17, буферный элемент 18, первый и второй элементы ИЛИ-НЕ 19, 20 элемент И-НЕ 21. В устройстве дополнительно проверяются исправность входоввыходов и тракт ввода данных иэ системы в оперативную память, неисправность которых ведет к искажению информации, записываемой в устройство. 1 ил.

1647655

Изобретение относится к вычислительной технике и может быть использовано при построении оперативных запоминающих устройств с самоконтролем. Цель изобретения — повышение достоверности контроля.

На чертеже приведена схема оперативного запоминающего устройства с самоконтролем.

Устройство содержит блок 1 оперативной памяти, информационные 2 входы-выходы устройства, блок 3 сравнения, сумматор 4 по модулю два, дешифратор 5, счетчик 6, второй триггер 7, вход 8 разрешения выборки устройства, вход 9 "Чтение— запись", адресные входы10 устройства, шинный формирователь 11, генератор 12, вход 13

"Контроль — работа" устройства, первый триггер 14, блок 15 сброса, блок 16 индикации, одновибрэтор 17, буферный элемент 18, первый 19 и второй 20 элементы ИЛИ-НЕ, элемент И-НЕ 21.

Устройство работает следующим образом.

При подаче питания импульс с блока 15 сброса устанавливает счетчик 6 в ноль, а первый триггер 14 — а единицу. Последнее вызывает сброс второго триггера 7 и формирование индикации "Исправно", Дальнейшая работа определяется сигналом на входе 13 "Контроль — работа". В режиме

"Работа" лог."1" на входе 13 блокирует генератор 12 и определяет работу счетчика 6 в режиме асинхронной установки по входам данных, Таким образом, сигналы РВ, ЧТ/ЗП и адреса поступают с входов счетчика 6 нэ соответствующие его выходы (поскольку на входы сумматора 4 по модулю двэ поступают сигналы PB и логический "0", то его выход повторяет сигнал PB). Так как генератор

12 заблокирован, то состояние триггера 7 и индикации остается неизменным, Логическая "1" на входе "Разрешение выборки" буферного элемента 18 обеспечивает высокоимпедансное состояние его входов, что исключает влияние состояния дешифратора

5 на входы-выходы устройства. Логическая

"1" на первом входе элемента И-НЕ 21 обеспечивает прохождение на вход управления

Ч шинйого формирователя 11 инверсного значения сигнала "Чтение — запись".

В режиме "Контроль" логический "0" на входе 13 разрешает работу генератора 12, определяя работу счетчика 6 в режиме непрерывного пересчета (генератор 12 работает в автоколебательном режиме), ориентирует шинный формирователь 11 на ввод данных в блок 1 оперативной памяти с входов-выходов устройства 2 (обеспечивается элементом И-НЕ 21) и разрешает передачу состояния дешифратора 5 через

35 буферный элемент 18 на входы-выходы устройства 2. Тем самым осуществляется стимуляция входов Do... Dm блока 1 памяти с выходов дешифратора 5. Поскольку стимуляция адресных входов блока 1 осуществляется разрядами счетчика 6 начиная с третьего, то длительность обращения к блоку 1 оперативной памяти составляет восемь тактов синхросигнала генератора 12 (состояние счетчика 6 изменяется по переднему фронту синхросигнала). В течение первых четырех тактов осуществляется операция

"Чтение", а в течение вторых четырех тактов — "Запись", Внутрь каждой четырехтактной операции вложен двухтактный сигнал РВ (обеспечивается сумматором 4 по модулю два), который принимает активный уровень при неизменных остальных сигналах, поданных на блок 1 оперативной памяти (тем самым достигается корректная временная диаграмма), При появлении активного уровня сигнала РВ одновибратор

17 вырабатывает импульс, в течение которого осуществляется блокировка генератора 12, а следовательно, и счетчика 6, т.е. происходит увеличение длительности данного такта на время импульса одновибратора, которое выбирается не менее времени выборки оперативной памяти. Увеличение остальных трех тактов генератора 12 при. отработке четырехтактных операций "Чтение" или "Запись" не происходит.Стимуляция входов данных блока 1 памяти осуществляется через буферный элемент

18 и шинный формирователь 11 дешифратором 5, что соответствует тестированию блока 1 памяти по алгоритму теста "Марш" с диагональным перебором данных.

Поскольку при каждом проходе адресов эталон считываемой из блока 1 памяти информации соответствует состоянию выходов дешифратора 5 в предыдущем проходе адресов, то он и формируется подачей циклически сдвинутых в сторону младших выходов дешифратора 5 на вторые входы блока

3 сравнения. Поскольку при подаче питания ячейки блока 1 памяти ориентируются произвольно, то за время первого прохода адресов контроль выходных реакций блока 1 памяти не производится (первый триггер 14 сохраняет единичное состояние, удерживая второй триггер 7 в сброшенном состоянии).

Завершение первого прохода адресов завершается возвратом разрядов счетчика с нулевого по (и+2) в состояние нуля. При этом задний фронт на входе его (и+2)-ro разряда переводит первый триггер 14 в состояние нуля, разрешая работу второго триггера 7 по синхровходу. На синхровход второго триггера 7 через первый элемент ИЛИ-НЕ 19, уп1647655 дом задания режима шинного формирователя.

Составитель Ю, Сычев

Техред М.Моргентал Корректор Л. Бескид

Редактор А, Мотыль

Заказ 1405 Тираж 352 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагари id, 101 равляемый сигналом "Чтение — запись", поступают импульсы с инверсного выхода одновибратора 17. При выполнении операции

"Чтение" разрешается прохождение импульса с одновибратора 17 через элемент

ИЛИ-НЕ 19 на синхровход второго триггера

7, а при операции "Запись" блокируется, что обеспечивает регистрацию выходных реакций блока 1 памяти по считываемой из него информации, Сигнал сравнения. формируемый на выходе блока 3 сравнения, равен нулю при совпадении данных на первой группе входов блока 3 сравнения (информация считывания из блока памяти) с данными на второй группе его входов (эталонная реакция) и равен единице при их несовпадении. При исправном блоке 1 оперативной памяти на

0-вход второго триггера 7 поступают нули, его состояние, а следовательно, и состояние блока индикации 16 не изменяются. При обнаружении хотя бы одного расхождения триггер 7 переходит в состояние единицы.

При этом формируется индикация "Неисправен" и блокируется генератор 12, т,е. происходит останов теста по тому адресу блока

1 оперативной памяти, где обнаружена неисправность.

Формула изобретения

Оперативное запоминающее устройство с самоконтролем, содержащее блок оперативной памяти, выходы которого соединены с входами первой группы блока сравнения и входами шинного формирователя, генератор, первый вход которого является входом "Контроль — работа" устройства, выход генератора соединен с входом синхронизации счетчика, информационные входы нулевого и второго разрядов счетчика являются входами разрешения выборки и "Чтение — запись" устройства соответственно, информационные входы счетчика с третьего по (n+2)-й (п-разрядность счетчика) являются адресными входами устройства, выходы нулевого и первого оазрядов счетчика соединены с соответствующими входами сумматора по модулю два, выход которого соединен с входом обращения блока оперативной памяти, выходы разрядов счетчика с третьего по (n+2)-й

45 соединены с адресными входами блока оперативной памяти, выход блока сравнения соединен с информационным входом второго триггера, выход которого соединен с вторым входом генератора и является выходом результата контроля устройства, вход установки в "0" второго триггера соединен с выходом первого триггера, дешифратор, входы которого соединены с соответствующими выходами счетчика, выходы дешифратора соединены с входами второй группы блока сравнения, одновибратор, вход которого соединен с выходом сумматора по модулю два, прямой выход одновибратора соединен с третьим входом генератора, первый элемент ИЛИ вЂ” НЕ, первый вход которого соединен с инверсным выходом одновибратора, второй вход первого элемента ИЛИ-НЕ соединен с вторым выходом счетчика, выход первого элемента ИЛИ-HE соединен с входом синхронизации второго триггера, вход синхронизации первого триггера соединен с соответствующим выходом счетчика, входы-выходы шинного формирователя являются информационными входами-выходами устройства, выходы шинного формирователя соединены с информационными входами блока оперативной памяти, второй элемент ИЛИ-НЕ, первый вход которого соединен с вторым выходом счетчика, второй вход второго элемента ИЛИ-НЕ соединен с выходом сумматора по модулю два, выход второго элемента ИЛИ-НЕ соединен с управляющим входом шинного формирователя, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, в устройство введены буферный элемент и элемент И-НЕ, информационные входы буферного элемента соединены с соответствующими выходами дешифратора, выходы буферного элемента соединен ы с соответствующими входами-выходами шинного формирователя, управляющий вход буферного элемента соединен с входом "Контроль— работа" устройства и первым входом элемента И-НЕ, второй вход которого соединен с вторым выходом счетчика, выход элемента И-HE соединен с вхо