Асинхронный триггер

 

Изобретение относится к вычислительной технике, а точнее к устройствам памяти, и может быть применено в устройствах автоматики и связи. Целью изобретения является расширение области применения триггера за счет возможности управления его логической функцией. Цель достигается тем, что асинхронный триггер содержит инвертор 14 и с пятого по девятый элементы И - НЕ 9 - 13 с соотвтствующими связями. Входы элементов И - НЕ 11 - 13 и инвертора 14 являются информационными входами триггера. В зависимости от сигналов на них триггер выполняет функции RS-,R-,S-,JK-,T-,VD-,и D-триггеров. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)ю 6 11 С 11/40

ГОСУДАPСТВЕННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4716180/24 (22) 06,07.89 (46) 07.07.91. Бюл. ¹ 25 (71) Пермский политехнический институт (72) Л. Ф, Викентьев, В. А. Гофман, О. Л.

Лепихина и А. А. Клюкин (53) 681.327,66(088,8) (56) Букреев И. Н., Мансуров В. П., Горячев

В. И, Микроэлектронные схемы цифровых устройств. — М.: Советское радио, 1975, с.

59, рис. 2.4,а, Автоматное управление асинхронными процессами в ЭВМ и дискретных системах/

/Под ред. В. И, Варшавского. — М.; Наука, 1986, с. 98, рис. 4 9 б.

„„« Ы„„1661834 А1 (54) АСИНХРОННЫЙ ТРИГГЕР (57) Изобретение относится к вычислительной технике, а точнее к устройствам памяти, и может быть применено в устройствах авi= томатики и связи. Целью изобретения является расширение области применения триггера за счет возможности управления его логической функцией. Цель достигается тем, что асинхронный триггер содержит инвертор 14 и с пятого по девятый элементы

И вЂ” НЕ 9 — 13 с соответствующими связями.

Входы элементов И вЂ” НЕ 11 — 13 и инвертора

14 являются информационными входами триггера. В зависимости от сигналов на них триггер выполняет функции RS-, R-, S-. IK-, T-, Ч0- и О-триггеров, 1 ил„1 табл.

1661834

Изобретение относится к вычислительной технике, а точнее к устройствам памяти, и может быть применено в устройствах автоматики и связи.

Целью изобретения является расширение области применения триггера за счет воэможности управления его логической функцией.

На чертеже представлена принципиальная схема асинхронного триггера.

Триггер содержит прямой и инверсный выходы 1 и 2, выход 3 индикации завершения переходных процессов, элемент И—

ИЛИ вЂ” НЕ 4, элементы И вЂ” НЕ 5 — 13, инвертор

14, вход 15 управления фазовым состоянием, информационные входы 16-19.

Триггер работает следующим образом.

Первый и второй элементы И вЂ” НЕ 5 и 6 образуют бистабильную ячейку, являющуюся асинхронным RS-триггером с инверсными входами. Элементы И вЂ” НЕ 7-13 и элемент НЕ 14 образуют схему управления бистабильной ячейкой. Если сигнал на входе 15 управления фазовым состоянием триггера обозначить через а, а сигнал на прямом

1 и инверсном 2 выходах триггера — соответственно через у и у, сигналы на информационных входах 16 — 19 — через х)...х4 соответственно, то на выходах элементов

И вЂ” НЕ 7 и 8 будут реализованы функции соответственно Й и R*

S а(ф/Ф );

R* = aS*(FA);

F = ух1 V х1х4Ь2уЧ х1 хз.

В нерабочей фазе при а = 0 функции управления бистабильной ячейкой принимают значения S* = О, R* = О, и бистабильная ячейка сохраняет свое прежнее состояние.

В рабочей. фазе при а = 1 в первый момент времени функции S* и.R* сохраняют свое прежнее состояние, т.е. S = R* = О, а в следующий момент

5*=а(SV г%)=F; R*=aS(FVR)=F, При этом в зависимости от значения функЧии возможны следующие два случая:

S =1,R*=0;

S*=0, R*=1.

В следующие моменты времени функции управления бистабильной ячейкой будут иметь для этих случаев значения

S = a{SV F В) - t;

R, = aS(FV R) = О;

S„ -aLSV FR) =0;

R*=aS(F VR) =1, т.е. в дальнейшем значения функций S* и R* сохраняются неизменными до следующего изменения сигнала управления фазовым состоянием триггера, а переключение триггера происходит только в начале рабочей фазы после появления сигнала а = 1, при этом значения функций управления биста- бильной ячейкой равны

S*= .F; R*= F, Настройка триггера на реализацию различных функций осуществляется в соответствии с таблицей.

Формула изобретения

Асинхронный триггер. содержащий четыре элемента И вЂ” НЕ, элемент И вЂ” ИЛИ-НЕ, 10.выход которого является выходом индикации завершения переходных процессов триггера, первый входэлемента И-ИЛИ вЂ” НЕ соединен с выходом первого элемента ИНЕ, первым входом второго элемента И вЂ” НЕ и является прямым выходом триггера, ин15 версным выходом которого является выход второго элемента И вЂ” НЕ, который соединен с вторым входом элемента И вЂ” ИЛИ-НЕ и

20 первым входом первого элемента И вЂ” HE. второй вход которого соединен с выходом третьего элемента И вЂ” НЕ и третьим входом элемента И вЂ” ИЛИ вЂ” НЕ, четвертый вход которого соединен с вторым входом второго элемента И вЂ” НЕ и выходом четвертого элемента

И вЂ” НЕ, первый вход которого соединен с первым входом третьего элемента И вЂ” НЕ и является входом управления фазовым состоянием триггера, отличающийся

30 тем, что, с целью расширения области применения триггера за счет возможности управления его логической функцией, он содержит инвертор и с пятого по девятый элементы И-НЕ, причем выход пятого эле35 мента И вЂ” НЕ соединен с первым входом третьего элемента И вЂ” НЕ, выход которого соединен с первым входом пятого элемента

И вЂ” Н Е и вторым входом четвертого элемента

И вЂ” HE, входы с третьего по шестой которого соединены с входами с второго по пятый

40 вятый соответственно, первые входы которых соединены с выходом четвертого элемента И-НЕ, второй вход шестого элемента И-НЕ соединен с выходом первого элемента И-НЕ, а третий вход — с вторым входом девятого элемента И-НЕ и выходом инвертора, вход которого является первым информационным входом триггера и соединен с вторым входом седьмого элемента И—

НЕ, третий вход которого является четвертым информационным входом триггера, вторым информационным входом которого .является второй вход восьмого элемента И-НЕ, третий вход которого сое15 динен с выходом второго элемента И-НЕ, третий вход девятого элемента И-НЕ является третьим информационным входом триггера., пятого элемента И-НЕ соответственно и с выходами элементов И вЂ” НЕ с шестого по де1661834

Составитель С; Королев

Техред МьМоргентал Корректор Т. Палий, Редактор Л. Гратилло

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Заказ 2128 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Асинхронный триггер Асинхронный триггер Асинхронный триггер 

 

Похожие патенты:

Изобретение относится к вычислительной технике, в частности к схемам оперативной и сверхоперативной биполярной памяти в интегральном исполнении

Изобретение относится к микроэлектронике, а именно к постоянным запоминающим устройствам

Изобретение относится к вычислительной технике и может быть использовано для построения оперативных запоминающих устройств

Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих постоянных запоминающих устройств с коррекцией ошибок

Изобретение относится к вычислительной технике и может быть использовано в технологии изготовления гибридных запоминающих устройств с высокой степенью интеграции

Изобретение относится к цифровой технике и может быть использовано в микросхемах программируемой логики , динамически реконфигурируемых БИС, микропроцессорах и прочих устройствах обработки дискретной информации с использованием оперативного запоминающего устройства (ОЗУ) в качестве управляющей памяти

Изобретение относится к электронной технике и может быть использовано в интегральных схемах на МДП-транзисторах

Изобретение относится к микроэлектронике и может быть использовано для создания ЭРПЗУ с повышенной информационной плотностью на основе МОНОП-транзисторов, в частности, перепрограммируемых инжекцией горячих носителей заряда

Изобретение относится к вычислительной технике и может быть использовано для создания постоянных (ПЗУ) и репрограммируемых (РПЗУ) запоминающих устройств повышенной информационной емкости на основе МДП-структур

Изобретение относится к полупроводниковому запоминающему устройству и, в частности, к цепи усиления напряжения (употребляемый здесь термин "цепь усиления напряжения" имеет тот же смысл, что и "усилительная схема", "цепь выработки усиленного напряжения", "однокаскадная усилительная схема с компенсационной обратной связью" и т.д.) для усиления подаваемого от системы питающего напряжения до желательного уровня усиления напряжения

Изобретение относится к вычислительной цифровой технике, конкретно к конструкции ячейки памяти с вертикально расположенными друг над другом пересечениями

Изобретение относится к способу регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом и, в частности, к способу, который уменьшает помехи регенерации на напряжении стока динамического запоминающего устройства с произвольным доступом, имеющего КМОП-структуру

Изобретение относится к электронной технике

Изобретение относится к запоминающей ячейке статического ЗУПВ

Изобретение относится к схемному устройству с некоторым числом электронных схемных компонентов, состояние которых может переводится в исходное состояние
Наверх