Синхронный делитель частоты с нечетным коэффициентом деления
Изобретение относится к импульсной технике и может использоваться при построении цифровых синтезаторов частоты, хронизаторов. Цель изобретения - упрощение устройства - достигается путем организации новых междуэлементных связей. Приведен пример выполнения синхронного делителя частоты с коэффициентом деления K - 47, который содержит JK-триггеры 1 - 6, инвертор 7, элементы ИЛИ 8 - 10, элементы И 11 - 15, входную шину 16 и шину 17 сброса. В описании приведены примеры построения устройств с любым нечетным коэффициентом деления. 4 табл. 2 ил.
СОЮЗ COBF TCKVIX
СОНИАЛИСТИЧЕСКИХ
РЕСПУБЛИК (sI>s H 03 К 23/40
ГОСУДАРСТВЕННЫИ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
0 4
О
Д/ 1
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (2 1) 422 1939/2 1 (22) 03.04.87 (46) 15.08.91. Бюл, № 30 (75) В.И.Мяснов (53) 621,374(088.8) (56) Авторское свидетельство СССР
¹ 11339966227733,, кKiлI, 5 Н 03 К 23/40, 1986.
Будинский Я. Логические цепи в цифровой технике. Пер. с чешск. под ред. Б,А.Калабекова. М.: Связь, с. 244, табл. 6,3. (54) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ
С НЕЧЕТНЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ, Ы„„1670786 А1 (57) Изобретение относится к импульсной технике и может использоваться при построении цифровых синтезаторов частоты, хронизаторов, Цель изобретения — упрощение устройства — достигается путем организации новых междуэлементных связей.
Приведен пример выполнения синхронного делителя частоты с коэффициентом деления
К = 47, который содержит JK-триггеры 1 — 6, инвертор 7, элементы ИЛИ 8 — 10, элементы
И 11-15, входную шину 16 и шину 17 сброса.
В описании приведены примеры построения устройств с любым нечетным коэффициентом деления. 4 табл, 2 ил.
1670786 пятого J К-триггера 5 соединены с выходом пятого элемента И 13, J-вход шестого JK- 35
55
Изобретение относится к импульсной технике и может быть использовано при построении хронизаторов, цифровых синтезаторов частоты.
Цель изобретения — упрощение устройства, На фиг.1 приведена электрическая функциональная схема синхронного делителя частоты с нечетным коэффициентом деления на примере устройства с.коэффициентом деления К = 47; на фиг,2 — схема того же устройства при последовательном включении элементов И.
Устройство (фиг.1) содержит первый, второй, третий, четвертый, пятый и шестой
JK-триггеры 1 — 6 (и = 6), инвертор 7, первый, второй и третий элементы ИЛИ 8-10, элементы И 11 — 14, соответствующие JКтриггерам, начиная с третьего, 3,4,5 и 6, (и + 1)-й элемент И 15, тактовую шину 16 и шину 17 сброса. К-вход первого J К-триггера 1 соединен с шиной логической единицы, прямой выход — J-входом второго
JK-триггера 2, с первым входом первого элемента ИЛИ 8 и с первыми входами третьего, четвертого, пятого и шестого элементов И 11, 12, 13 и 14. J-вход третьего
JK-триггера 3 соединен с первым входом второго элемента ИЛИ 9 и с выходом третьего элемента И 11, J-вход четвертого
JK-триггера 4 соединен с первым входом третьего элемента ИЛИ 10 и с выходом четвертого элемента И 12. К- и J-входы триггера 6 соединен с выходом шестого элемента И 14, второй вход которого соединен с вторыми входами третьего, четвертого и пятого элементов И 11, 12 и 13 и с прямым выходом второго JK-триггера 2, третий вход с третьими входами четвертого и пятого элементов И 12 и 13 и с прямым выходом третьего JK-триггера 3, четвертый вход.— с четвертым входом пятого элемента
И 13 и с прямым выходом четвертого J Ктриггера 4, пятый вход — с прямым выходом пятого JK-триггера 5. Первый, второй, третий и четвертый входы (n + 1) элемента
И 15 соединены с прямыми выходами соответственно второго, третьего, четвертого и шестого JK-триггеров 2,3,4 и 6, выход— через инвертор 7 с J-входом первого JKтриггера 1 и непосредственно с вторыми входами первого, второго и третьего элементов ИЛИ 8, 9 и 10 и с К-входом шестого
JK-триггера 6. К-входы второго, третьего и четвертого JK-триггеров 2,3 и 4 соединены с выходами соответственно первого, второго и третьего элементов ИЛИ 8,9 и 10.
Тактовая шина 16 и шина 17 сброса соеди5
30 нены соответственно с С- и R-входами первого, второго, третьего, четвертого, пятого и шестого JK-триггеров 1,2,3,4,5 и 6.
Устройство на фиг.2 отличается от описанного эквивалентными преобразованиями при реализации логических функций. что исключает необходимость использования многовходовых элементов И, но уменьшает его быстродействие.
Таким образом, для построения синхронного делителя частоты с нечетным коэффициентом К = f/F деления частоты следования тактовых импульсов (где f — частоты входного сигнала, F — частота выходного сигнала). содержащего n = ) 10gzk(JK-триггеров (где обратные квадратные скобки означают, что результат вычисления берется с округлением до ближайшего большего целого числа) и работающий в двоичном коде с весами разрядов 2"
2" ...2г,...2,8,4,2,1, кратными степеням числа 2 (где J — условный порядковый номер JK-триггера; ) = 1,2,3,...,n - 1,), в котором каждый J К-триггер имеет свой условный коэффициент kj = 2J деления (при этом для первого J К-триггера kj = k < = 2, для второго Ф2 = 4, для третьего -k = 8,..., для
J-го kj = 2 „, для последнего, n-ro J К-триг-! гера -kn = 2"), С-входы всех JK-триггеров соединены с тактовой шиной, а R-входы с шиной сброса, К-вход первого JK-триггера соединен с шиной логической единицы, Jвход первого JK-триггера через инвертор соединен с выходом элемента И, входы которого соединены соответственно с прямыми выходами тех JK-триггеров, для которых остаток r от деления k íà kj больше kj/2 (т.е.
rj > kj/2), J-вход второго JK-триггера соединен с прямым выходом первого J К-триггера, J-входы третьего и всех последующих, вплоть до последнего, п-ro JK-триггеров соединены через соответствующие элементы
И с прямыми выходами всех предыдущих
JK-триггеров, К-входы тех JK-триггеров, кроме первого, для которых rj< kj/2, соединены с J-входами соответствующих JKтриггеров, а К-входы тех J К-триггеров для которых rj > kj/2 соединены с выходами соответствующих элементов ИЛИ, первые ! входы которых соединены с J-входами соответствующих JK-триггеров, необходимо Квход и-го JK-триггера и вторые входы всех элементов ИЛИ соединить с выходом элемента И (с входом инвертора). выходы которого соединены с прямыми выходами тех
JK-триггеров, для которых rj > kj/2.
Из сказанного следует, что если параметр fj > kj/2, то на прямом выходе Qj ) го
J К-триггера в последнем, k-ом состоянии устройства будет присутствовать уровень Qj
1670786
J1 = h = 020п, Kn = h = Q20n = 02.
Далее покажем построение схемы синхронного делителя частоты на 47 (см,фиг.1) при к = 47 получим и = )10ц247(= 6, виртуальные частные коэффициенты деления
k! 2; k2=4; 3=8; k4=16;kg=32;
k6 = 64. можно записать
Л1= h;
J2= Q1;
J3 = 0102;
J4 = Q1Q2Q3;
J6 = 01020304;
J6 = 0102030406;
K1= "1";
Кб=h.
Для второго JK-триггера 52 = k/k2 =
=47/4 = 11 и 3 — в остатке, откуда г2 =
=3> k2/2 = 2, Следовательно 02" = 1 Значит K2 = J2vh.
Для третьего JK-триггера S3 = k/k3 =
47(8 = 5 и г3 = 7 > k3/2 = 8/2 = 4. Значит
03 = 1 и Кз = J3 4 h. Для четвертого JKтриггера S4 = k/k4 = 47/16 = 2 и r4 = 15 >
> k4/2 = 8. Значит 04" = 1 и K4 = J4 h. Для пятого 3 К-триггера 56 = k/М6 = 47/32 = 1 и r6 = 15 < ks/2 = 16. Значит 06 = О и К6 =
=.)6.Для шестого JK-триггера 06 = 1. А
k поскольку 02 = 03 = 04 = 06 = 1, то h =
=02030406.
Предлагаемое устройство (фиг.1) является устройством с независимым (параллельным) включением J- и К-входов
JK-триггеров, а применив последовательное включение J-входов, можно получить еще более простые схемы (фиг.2).
Действительно из логических выражений для J- и К-входов устройства видно, что логической единицы, если же r < k1/2, то уровень Q = О логического нуля.
Следуя этому, можно определить логические уравнения для J- и К-входов всех
J К-триггеров устройства при любых и и k, не прибегая к специальным, сложным и громоздким методам логического проектироВаНИЯ ЦИфРОВь1Х ПОСЛЕДОВатЕЛЬНОСтНЫХ автоматов, Следуя изложенному, получим логические уравнения для J- и К-входов J K-триггеров устройства при и = 3.4,5 и при всех нечетных К (табл,1,2.3), Из данных табл, 1 и 3 видно, что при k =
-n- 1
=2 + 1 полУчаетсЯ J1 = h = În и вместо
Jn = "1", будем иметь Jn = h = О,, т.е. в схеме появляется избыточность. При k = 2" + 3 получаем (см.табл. 1-3) А = О1;
J3 = 0102;
J4 = 010203 = )303;
JS =.3404:
5 А=А06.
Недостатком такого построения устройства будет большая задержка сигнала в цепях J- и К-входов JK-триггеров, что значительно снизит его быстродействие.
10 Достаточно просто получить схему устройства при различном значении нечетных
К и при соответствующем и с помощью таблиц, в которые заносятся известные исходные и расчетные данные. В табл.4 для
15 примера приведены логические уравнения для J- и К-входов JK-триггеров устройства при и = 6 и нечетных К = 33...63.
Порядок заполнения таблицы следующий.
20 Предварительно определив величину и по заданному k записывают значения k j kj, .11 + Jn = )6, K1. Kn = K6
Рассчитывают и вносят в таблицу значения rj, одновременно определив его соот25 ношение с частным kj/2 = А;
По соотношению между rj и А определяют значение О!, если r А, то Qj =- О, а если
k, k
rj>A,то0! =1.
По значению rj (или Qj ) определяют лоk
30 гическое выражение для К1. если r! А (или
О! = 1), то Ki = Ji, а если ri > А (или О! = 1), тоК!=Jjvh.
Определяют и вносят в таблицу логическое выражение для h, оно представляет
35 собой конъюнкцию тех Qj. для которых Qj
=1 (или rj > А).
Синхронный делитель частоты с нечетным коэффициентом деления работает следующим образом.
40 С поступлением фронта (или среза) импульса на шину 16 тот иэ JK-триггеров, на обоих входах (J- и К-) которого присутствуют сигналы логического нуля сохраняет свое состояние, если же присутствуют сигналы
45 логической единицы, то его состояние изменяется на противоположное. Если же сигнал
- логической единицы присутствует лишь на
J- или К-входе JK-триггера, то этот триггер по фронту входного импульса устанавлива50 ется соответственно в нулевое или единичное состояние.
Организация же сигналов на J- и К-входах JK-триггеров полностью описывается приведенными логическими уравнения55 ми.
Формула изобретения
Синхронный делитель частоты с нечетным коэффициентом деления, содержащий и JK-триггеров, каждый из которых имеет
1670786 триггеров, К-входы тех JK-триггеров, кроме первого и п-го, для которых r > kj/2. соединены с выходами соответствующих элементов ИЛИ, первые входы которых соединены
5 c J-входами этих же JK-триггеров, J-вход первого JK-триггера через инвертор соединен с выходом (n+ 1)-ro элемента И, соответ ствующие входы которого соединены с прямыми выходами тех JK-триггеров, для
10 которых r > kj/2, о тл и ч а ю шийся тем, что, с целью упрощения, К-вход и-го J К-триггера и вторые входы элементов ИЛИ соединены с входом инвертора. виртуальный коэффициент деления, равный
k! = 2, где J = 1,2 ... п, R- и С-входы которых соединены соответственно с шиной сброса и с тактовой шиной, К-вход первого J К-триггера соединен с шиной логической единицы, прямой выход — С J-входом второго
JK-триггера, J-входы JK-триггеров с третьего по и-й соединены через соответствующие элементы И с прямыми выходами каждого из предыдущих JK-триггеров, К-входы тех
JK-триггеров, кроме первого и п-го, для которых г < kj/2, где r — остаток от деления k на kj, соединены с J-входами этих же JKТаблица 1
Таблица 2
Делители частоты с нечетным К при n = 4
Перв. триггер Q1
Втор, триггер
Третий триг.Q
Четвер .триггер Q
h ) "1
2 З 3 7 т Ч1(72 13
41Q2 "3
Q!Q2 J>vh 1
Q (J>vh 1 (! 1
Q1
Q1.! 0
J2vh 0 2
J2vh 1
01020, и 1 2 2
123
Q Q Q h о„ а,я, Q,QJ, 2 а 4
Таблица 3
)!елители частоты с нечетным К прн о 9
Третий триггер
Первый тригВторой триггер
Четвертый триггер Пвтьай трн1гер а„ а5 яЫ
17 0 h 1 0
19 О h 1
21 0 h О О
23 0 h 1 а а < 2
q (1
q (; 1 г (()
1 (1 (.1 ! 2
J)
J2
J2vh .1 ! .12
23 О h
27 О h
Jcvh I
Jivh
29 0 h 0
31 0 h 1
J(vh .1а vh 1.1 vh
9 0 h 1 0
11 0 h 1 1
13 0 h 1 0
15 0 h 1 1 а! 12 а, "2
32чь а1 32 ат 2
Q .12 а "2 "В
QQа
" ага2 а,а,а, а102а 3
20!
< 2 2 (1 Q (1 а а! 2а3
Q а2азаа (),(2(i q, h
q.а а а, 11
q,а,а,q В а(020А " а(а,OJqv " а,, 201 ааа
Q gq qäqqs
QsQs
q0 0 а,а,а, ааа та;аа
1670786
I"
К /2=А
Та блица 4
4
16
32
1 = А
1 А
1(А
1 с А
1 (А
k > А
"г
J»
J5h
2
8
16
32
1 = А
3 А
3 (А
3 < А
3 (А
k > А
J2vh з
3»
J5
4
16
32
1 = А
1(A
5>А
5(А
5(, А
k>A
0
0
1
Jg
Jgvh
3»
Л5
e,qÄ
4
16
32
1 = А
3)А
7>А
7(А
7(A
k >A
J2vh
J>vh
J»
J5
2
8
16
32
1 = А
1(А
1(А
9 ) А
1 < А
1с>А
0
1
1
J2
J vh 5
h ф 6
2
8
16
32
1
J2vh
Jg
J»vh
J5
QQQ
4
16
32
1
Jp
Э
3»чЬ
2
8
16
32
1
J2 vh
J> vh
J»vh
Jg
1 = А
3)А
3<А
11>А
11< А
k > А
1 = А
1 с А
5 А
13>А
13(А
>А
1 А
3 )А
7 >А
15 ) А
15< А
k )А
01 о 1 2 3
2 3 +
Q,q Q Q Q
h 1 1Ч 2 1 "г 3
q„o.,о,а, 1 2,<,Я,h 1
qrq2 ч,,а, "1 и
"1 (, 02
1 2 3
Q1qZQQ»
1 2 3 4 5
Ь
010 2
2 3 г,чрев„
h е
0102
010 Я
1 2 З Ь
1q2q3 +q i
Ю
qf
QgQg
"1РР. о„ е,ч
q,Q QqQ»Qg
Ъ
Q1 с 4
01Q uq 3
Я Я фф,, Ч,q,q,q,а,. е,яр, Отй»Ча ч .
1670786
Продолжение табл. 4 о
0 о о
1 = А
1 < А
1 с А
