Накапливающий сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в цифровых устройствах для параллельного суммирования двоичных чисел в фибоначчиевой системе счисления. Целью иозбретения является расширение области применения за счет обеспечения работы в вычислительных системах переменной разрядности . Накапливающий сумматор имеет разряды (одноразрядные сумматоры), каждый из которых содержит восемь элементов ИЛИ, два элемента И, элемент сложения по модулю два, триггер со счетным входом и элемент задержки. 5 табл., 2 ил.

СОЮЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (si>s G 06 F 11/20. 7/49

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ 1г1 ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4737065/24 (22) 12.09.89 (46) 30.12.91. Бюл, 3Ф 48 (72) А.M.Ãóñàêîâ (53) 681.325(088.8) (56) Авторское свидетельство СССР

М 920706, кл. G 06 F 7/49, 1980.

Авторское свидетельство СССР

М 577528, кл. 6 06 F7/49,,1976. (54) НАКАПЛИВАЮЩИЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в

Изобретение относится к вычислительной технике и может быть использовано в цифровых устройствах для параллельного суммирования двоичных чисел в фибоначчиевой системе счисления

Цель изобретения — расширение области применения за счет обеспечения работы в вычислительных системах переменной разрядности.

На фиг.1 приведена блок-схема накапливающего сумматора; на фиг.2 — схема одного разряда сумматора, Накапливающий сумматор содержит (фиг.1) разряды 1 (одноразрядные сумматоры). Каждый разряд (фиг.2) сумматора содержит элементы ИЛИ 2 — 7, элемент И 8, элемент сложения по модулю два 9, элемент

ИЛИ 10, триггер 11 со счетным входом, элемент ИЛИ 12, элемент И 13, элемент задержки 14.

При этом к первому и второму входам первого элемента ИЛИ 10 подключены

„„Я „„1?023?5 А1 цифровых устройствах для параллельного суммирования двоичных чисел в фибоначчиевой системе счисления. Целью иозбретения является расширение области применения за счет обеспечения работы в вычислительных системах переменной разрядности. Накапливающий сумматор имеет разряды (одноразрядные сумматоры), каждый из которых содержит восемь элементов

ИЛИ, два элемента И, элемент сложения по модулю два, триггер со счетным входом и элемент задержки. 5 табл., 2 ил. входные шины первого ai и второго в слагаемых, а к третьему входу первого элемента

ИЛИ 10 подключен выходу элемента 9 сложения по модулю два, выход первого элемента ИЛИ 10 — к единичному входу триггера 11, установочный вход которого подключен к шине сброса R, а выход триггера 11 подключен к первому входу первого Ы элемента И 13 и к шине результата сложе- . ния $е. К второму входу первого элемента И (Л

13 подключен выход первого элемента ИЛИ

10, выход первого элемента И 13 подключен 1чэ к первому входу второго элемента ИЛИ 12, выход которого подключен к элементу 14 задержки, выход подключенный к шине переноса Ре блока.

Первые входы третьего, четвертого, пятого, шестого, седьмого и восьмого элементов ИЛИ 2-7 соответственно подключены к шинам переноса (3-1)-ro, (f-2)-го, (t-3)-ro, (+2)го, ((+3)-го и (+4)-ro блоков, 1702375

Вторые входы этих же элементов ИЛИ подключены к шинам запрета переносов тех же блоков.

Выходы третьего, четвертого, пятого, шестого седьмого и восьмого элементов

ИЛИ 2-7 подключены к первым, вторым, третьим, четвертым, пятым и шестым входам второго элемента И 8 и элемента 9 сложения по модулю два соответственно.

Выход второго элемента И 8 подквючен к второму входу второго элемента ИЛИ 12, Рассмотрим работу устройства для пяти случаев.

Для первого случая, когда используются все разряды, на входы запретов Ч l-го разряда сумматора подаются сигналы лог.O и лог.1 согласно табл.3.

На неуказанные входы запретов Ч 2-го, 1-го и 0-го разрядов сумматора V ð; V 1; Ч 1;

Чзо; V о и V о всегда подаются сигнал лог,1.

Перед началом суммирования подается

- сигнал и "Сброс", который устанавливает триггер 11 со счетным входом в нулевое состояние.

Предположим, ар=1, в(=0, Р 1=0 и Р(+ г=1.

Исходные операнды а и et подаются последовательно с интервалом t>- rT. где тт — время срабатывания триггера 11. Тогда, после подачи сигнала а =1 триггер 11 устанавливается в единичное состояние по заднему фронту сигнала.

На единичном выходе триггера 11 образуется лог.1 и на выходе St возникает лог.1 — промежуточная сумма. После подачи сигнала в1 = О состояние триггера 11 не изме нится. Сигнал Р(+г=1 появится на входе l-го разряда, как результат суммирования в (l+

+ 2)-м разряде. с задержкой хп., обеспечивающей завершения переходных процессов в разрядах накапливающего сумматора.

Так как на входе V4а-0 согласно табл.1 и не входе Р(+г=1, то на выходе элемента И 4 образуется лог,1, которая попадает на четвертыв входы И 8 и элемента сложения по модулю два.

Так как сигнал Рр=О, то на выходе weмента И 2 образуется сигнал лог.О, на входах V <, Ч t„Ч Ф, Ч а — лог.1, поэтому на выходах элементов И 3, И 5, И 6 и И 7 лог,1, которая попадает на вторые, третьи, пятые, шестые входы элемента И 8 и элемент 9 сложения по модулю два на первых. входах элемента И 8 и элемента 9 сложения по модулю два, льг.О, поэтому на выходе элемента И 8 лог.О, а на выходе элемента 9 сложения по модулю два лог.1, которая через элемент ИЛИ 10 попадает на счетный вход триггера 11. Так как триггер 11 находится в единичном состоянии и на втором входе элемента И 13 лог,1, на выходе этого элемента И образуется лог,1, которая, проходя через элемент ИЛИ 12, попадает на вход элемента линии задержки 14, на выхо5 дв которого также возникает лог.1, задержанная на время tn.э.

По заднему фронту сигнала Рн-г триггер

11 перейдет в нулевое состояние и на выходе элемента И 13 образуется лог.О, что при10 ведет к окончанию импульса Pl на выходе.

После окончания образования промежуточwx переносов, процесс суммирования считается завершенным.

Рассмотрим второй случай, когда от15 ключается f-й разряд на входы подаются сигналы согласно табл,2.

На Ч входы на указанных в табл.2 разрядов подаются сигналы такие же, как и на ((+2)-й разряд.

20 Суммирование происходит следующим образом.

ПОдаЕтСя ОПЕраНдА=Ап,...,АИ, А, Ар,...,А1Ао при этом А — не участвует в суммировании и состояние Se не рассматривается. Затем

25 ПОСтуПаЕт ОПЕраНд В = Вп,...By1Bpp1,...,B1ВО.

Если образовался перенос Р1-1 он поступает на (+1)-й и (1-3)-й разряды, Если возник перенос Р1, то он попадает не на (-й разряд, а на (t-1)-й разряд, 30 Рассмотрим третий случай, когда отключаются /+2)-й, -й и (1-2)-й разряды, Сигналы

Ч подаются согласно табл.3.

На V входы остальных разрядов подаются сигналы такие же, как и на (1+4)-й разряд, 35 Поступает операнд А = Ап,...,И+4, Af+g, Афг, Aft-1, А1, Ар, А -э, А -а, ..., А1Ао, затем поступаЕт ОпЕранд В = Вп,..., B, 81+э, Врг, В 1, Bt.

Bf1i В(-г, 81- 3, Bt -4,..., В1ВО.

Разряды ((+2)-й, (-й и ((-2)-й в работе не

40 участвуют и состояние Я(&-2), Sg и Я -г не учитываются в результате суммирования.

Если возник сигнал Р +1, то он попадает не на ((+2)-й и (P-1)-й, а на разряды (+3)-й и (f-4)-й.

45 Рассмотрим четвертый случай, когда два соседних разряда отключаются (1-й и (И)-й). Сигналы V подаются согласно табл.4.

На V входы остальных разрядов поступают сигналы такие же; как и для (f+2)-го

50 разряда.

На вход сумматора поступает операнд

А = Ап„.„ Фг, М1, АВ А 1, Йг, А1.3,...,А1Ао.

Затем поступает операнд

В = Вп..., Bp2, ВВ1, Bf, Bf- 1, В г, Bp,...,B1ВО.

55 Состояние Al, А1-1, 81 и 81-1 не учитываются и в суммировании не участвует, результат Se u Se-1 не учитывается, Если возник перенос Р,< он попадает на (1-2)-й и на (Щй разряды. Перенос Р(1 поступает на (1+1)-й и (f-4)-й разряды.

1702375 ды

Таблица 1

Таблица 2

Таблица 3

Рассмотрим пятый случай, когда (f+2)-й, (+1)-й (I -2)-й и (-3)-й разряды. Сигналы Ч подаются согласно табл.5.

На V входы остальных разрядов сигналы поступают такие же, как и для (г+4)-го разряда. При поступлении операндов А и В разряды А 2 А(+2 А 2, Q-3 8 pl-2 В 1 Bt -2 и Bf-3 в работе не участвуют и их значения не рассматривается, Sy2, S@1, ЯИ, Spa не учитываются. При образовании PI он поступает на ((+3)-й и ((-1)-й разряды. Рр поступает на -й и (F.5)-й разряды.

Р -4 поступают на (f-1)-й и (f-б)-й, Рн.з поступает на (0+4)-й и (М)-й разряФормула изобретения

Накапливающий сумматор, каждый из и разрядов которого содержит элемент сложения по модулю два, триггер, элемент задержки, первый и второй элементы ИЛИ, первый и второй элементы И, при этом к первому и второму входам первого элемента ИЛИ подключены шины слагаемых данного разряда сумматора, а к третьему входу подключен выход элемента сложения по модулюдва, выход первого элемента ИЛИ подключен к счетному входу триггера, установочный вход которого подключен к шине сброса сумматора, выход триггера подключен к первому входу первого элемента И и к шине суммы данного разряда сум5 матора, к второму входу первого элемента И подключен выход первого элемента ИЛИ, выход первого элемента И подключен к первому входу второго элемента ИЛИ, выход которого подключен к входу элемента за10 держки, выход которого подключен к шине переноса из данного разряда сумматора, второй вход второго элемента ИЛИ подключен к выходу второго элемента И, о т л и ч аю шийся тем, что, с целью расширения

15 области применения за счет обеспечения работы в вычислительных системах переменной разрядности, в каждый разряд сумматора введены элементы ИЛИ с третьего по восьмой, причем первые входы третьего, 20 четвертого, пятого, шестого, седьмого и восьмого элементов ИЛИ подключены соответственно с шинам пЕреноса из (f-1)-го, (f2)-го, (f-3)-го, (3+2)-ro, (P3)-го и ()+4)-ro разрядов сумматора, а вторые входы под25 ключены соответственно к соответствующим шинам запретов переносов сумматора, выходы элементов ИЛИ с третьего по восьмсй подключены к входам второго элемента

И, элемента сложения по модулю два, 30

-Таблица 4

Таблица 5

Составитель В.Березкин

Редактор М.Недолуженко Техред M.Ìîðãåíòàë Корректор С.Черни

Заказ 4544 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101