Перестраиваемая линия задержки

 

Изобретение относится к области микроэлектроники и может быть использовано для замедления скорости передачи данных и обеспечения синхронизации при обмене между подсистемами памяти и процессорными логическими элементами. Целью изобретения является упрощение устройства и повышение точности задержки путем уменьшения собственной задержки устройства . Перестраиваемая линия задержки содержит элементы 1 и 2 задержки переднего фронта, инверторы 3 и 4. двухвходовый элемент ИЛИ 5, элемент И 6, цифро-аналоговый преобразователь 7 с входом 8. вход 9 перестраиваемой линии задержки. 2 ил

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

s Н 03 К 5/13

ГОСУДАРСТВЕН.ЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4638175/21 (22) 13.01,89 (46) 23.01.92. Бюл. N. 3 (72) Н.П. Гаращенко, Н.Г. Мелентьев и

Ю.Ф, Мурый (53) 621.318(088.8) (56) Патент США М 4330750. кл. Н 03 К 5/159. 1982.

Патент Франции М 2589651, кл. Н 03 Н 11/26, 1987. (54) ПЕРЕСТРАИВАЕМАЯ ЛИНИЯ ЗАДЕРЖКИ (57) Изобретение относится к области микроэлектроники и может быть использовано

„., Ж„„1707746 А1 для замедления скорости передачи данных и обеспечения синхронизации при обмене между подсистемами памяти и процессорными логическими элементами. Целью изобретения является упрощение устройства и повышение точности задержки путем уменьшения собственной задержки устройства. Перестраиваемая линия задержки содержит элементы 1 и 2 задержки переднего фронта, инверторы 3 и 4. двухвходовый элемент ИЛИ 5, элемент И 6. цифро-аналоговый преобразователь 7 с входом 8. вход 9 перестраиваемой линии задержки. 2 ил.

1707746 определяемоееелининоиеедерики переело уо

Изобретение относится к микроэлектронике и вычислительной технике и может быть использовано для замедления скорости передачи данных и обеспечения синхронизации при обмене между подсистемами памяти и процессорными логическими элементами.

Целью изобретения является упрощение устройства и повышение точности задержки эа счет уменьшения собственной задержки устройства.

На фиг.1 представлена схема перестраиваемой линии задержки; на фиг.2 — диаграммы работы схемы.

Перестраиваемая линия задержки содержит первый 1 и второй 2 элементы задержки переднего фронта, первый 3 и второй 4 инверторы, двувходовый элемент

ИЛИ 5, элемент И 6 и цифро-аналоговый преобразователь (ЦАП) 7. Вход 8 ЦАП 7 соединен с шиной управления задержкой, а выход подключен к управляющим входам первого 1 и второго 2 элементов задержки переднего фронта.

Вход 9 схемы подключен к входу первого инвертора 3, выход которого соединен с входом второго элемента 2 задержки переднего фронта, входом второго инвертора 4 и прямым входом элемента И 6, инверсный вход которого соединен с выходом второго элемента 2 задержки переднего фронта, а выход — с первым входом элемента ИЛИ 5, Второй вход элел1ента ИЛИ 5 соединен с выходом первого элемента 1 задержки переднего фронта, вход которого подключен к выходу второго иивертора 4, Выход элемента ИЛИ 5 подключен к выходу 10 схемы.

Схема работает следующим образом.

Шина управления задержки на входе 8

ЦАП 7 обеспечивает форл ирование выходного напояжения на выходе ЦАП 7, илдеющего 2 дискретных уровней (где N-N количество входных выводов на входе 8

ЦАП 7). Это выходное напряжение является источником опорного напряжения для элементов 1 и 2 задержки переднего фронта, величина задержки которых пропорциональна опорному напряжению и подается на управляющие входы этих элементов задержки. Элементы 1 и 2 задержки переднего фронта обеспечивают задержку переднего фронта импульса, поступающего на их входы.

При изменении сигнала на входе 9 схемы от логического нОн до логической "1" на выходе первого инвертора 3 появляется логический "0", а иа выходе второго иивертора

4 — логическая н1", которая через время, 5

55 элемента 1 задержки переднего фронта, появляется на выходе элемента ИЛИ 5, который соединен с выходом 10 схемы. На выходе элемента И 6 сохраняется логический и0", При изменении сигнала на входе 9 схемы от логической "1" до логического "0" не выходе первого инвертора 3 появляется логическая и1", поступающая на вход второго элемента 2 задержки переднего фронта, а на выходе второго инвертора 4- логический

"0", При появлении логической "1" на выходе первого инвертора 3 логическая "1" появляется на выходе элемента И 6, который подключен к входу элемента ИЛИ 5, и на выходе элемента ИЛИ 5 сохраняется логическая "1", несмотря на то. что на выходе первого элемента 1 задержки переднего фронта находится логический "0", поступающий на другой вход элемента ИЛИ 5, Через время, определяемое величиной задержки второго элемента 2 задержки переднего фронта, логическая "1" появляется на инверсном входе элемента И 6 и переводит его выход в состояние логического "0", который поступает на вход элемента ИЛИ 5.

На выходе элемента ИЛИ 5, который соединен с выходом 10 схемы, устанавливается логический "0".

Таким образом, входной сигнал схемы, поступающий на вход 9, появляется на выходе 10 схемы с задержкой, определяемой величиной напряжения на выходе ЦАП 7.

При этом количество дискретных значений задержки определяется разрешающей способностью (или количеством входных выводов) цифроаналогового преобразователя, Следовательно, для построения перестраиваемой линии задержки, имеющей одинаковую задержку обоих фронтов, достаточно иметь два элемента задержки переднего фронта, величина задержки которых пропорциональна опорному напряжению, задаваемому цифро-аналоговым преобразователем, управляемым цифровым кодирующим сигналом.

Формула изобретения

Перестраиваемая линия задержки, содержащая первый и второй элементы задержки, отличающаяся тем, что, с целью упрощения и повышения точности эа счет снижения собственной начальной задержки, в нее введены первый и второй инверторы, элемент ИЛИ, элемент И, цифроаналоговый преобразователь, вход которого соединен с шиной управления задержкой, а выход- с управляющими входами первого и второго элементов задержки, вход первого инвертора соединен с входом тройства, а выход — с входом второго эле1707746

Verba 4

0SbiS 2

0aaa /

Овал 6 йр(т 10

Составитель А. Очеретяный

Редактор И.Шмакова Техред М.Моргентал Корректор М Максимишинец

Заказ 274 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул Гагарина. 101 мента задержки, входом второго инвертора и входом элемента И, инверсный вход которого соединен с выходом второго элемента задержки, а выход — с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки, вход которого соединен с выходом второго инвертора, выход элемента ИЛИ соединен с заходом устрой

5 ства,