Устройство для поиска дефектов дискретных блоков

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах контроля работоспособности и поиска дефектов дискретных блоков. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения возможности проверки блоков с элементами памяти, не имеющими схем начальной установки. Устройство для поиска дефектов дискретных блоков содержит генератор 1 тестов, блок 2 памяти, коммутатор 3. блок 4 дешифрации ошибок, блок 5 индикации, блок 6 управления, регистр 7. первый счетчик 8, блок 9 элементов И. дешифраторы 10 и 11.вход 12 пуска устройства, проверяемый блок. 13, второй счетчик 14. второй блок 15 дешифрации ошибок, элемент ИЛИ 16. 4 ил.(Лс

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

s G 06 F 11/26

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4824892/24 (22) 1 4.05.90 (46) 23.02.92, Бюл. N 7 (71) Научно-исследовательский и конструкторско-технологический институт средств контроля электронной аппаратуры и изделий электронной техники (72) E.В.Михейкина и С.А,Емельянов (53) 681.3(088.8) (56) Авторское свидетельство СССР

¹ 962957, кл. 6 06 F 11/16, 1982, Авторское свидетельство СССР

N 1379784, кл, 6 06 F 11/00, 1988. (54) УСТРОЙСТВО ДЛЯ ПОИСКА ДЕФЕКТ0В ДИСКРЕТНЫХ БЛОКОВ (57) Изобретение относится к автоматике и вычислительной технике и может быть ис„„5U„„1714610 А1 пользовано в устройствах контроля работоспособности и поиска дефектов дискретных блоков. Цель изобретения — расширение функциональных возможностей устройства за счет обеспечения возможности проверки блоков с элементами памяти, не имеющими схем начальной установки. Устройство для поиска дефектов дискретных блоков содержит генератор 1 тестов, блок 2 памяти, коммутатор 3, блок 4 дешифрации ошибок, блок

5 индикации, блок 6 управления, регистр 7, первый счетчик 8, блок 9 элементов И, дешифраторы 10 и 11. вход 12 пуска устройства, проверяемый блок. 13, второй счетчик

14, второй блок 15 дешифрации ошибок, элемент ИЛИ 16. 4 ил.

1714610

Изобретение относится к автоматике и вычислительной технике и может быть использовано в устройствах контроля работоспособности и поиска дефектов дискретных блоков.

Целью изобретения является расширение функциональных возможностей устройства за счет обеспечения возможности проверки блоков с элементами памяти, не имеющими схем начальной установки.

Нафиг,1 представлена структурная схема устройства для поиска дефектов дискретных блоков; на фиг.2 — пример реализации второго блока дешифрации ошибок; на фиг.3 — пример реализации генератора тестов; на фиг.4 — пример реализации блока управления.

Устройство для поиска дефектов дискретных блоков содержит генератор 1 тестов, блок 2 памяти, коммутатор 3, первый блок 4 дешифрации ошибок, блок 5 индикации, блок б управления, регистр 7, первый счетчик 8, блок 9 элементов И, дешифраторы 10 и 11, вход 12 пуска устройства, проверяемый блок 13, второй счетчик 14, второй блок 15 дешифрации ошибок и элемент

ИЛИ 16.

Второй блок 15 содержит два триггера

17 и 18, два элемента И 19 и 20, элемент

ИЛИ 21 и два элемента НЕ 22 и 23, Генератор 1 тестов содержит три запоминающих устройства 24-26, два счетчика

27 и 28 и два элемента ИЛИ 29 и 30, Блок б управления содержит дешифратор 31, триггер 32 пуска, генератор 33 тактовых импульсов, элементы И 34-37, элементы ИЛИ 38 — 41, счетчик 42, элементы

НЕ 43 и 44 и элемент 45 задержки.

Устройство работает следующим образом.

По команде с блока 6 управления из генератора 1 тестов в блок 6 управления подается коммутационный тест, согласно которому коммутатор 3 производит требуемые коммутации внешних контактов проверяемого блока 13 к выходам блока 2 памяти и входам блоков 4 и 15. По команде с блока

6 управления происходит обнуление счетчиков 8 и 14 и второго блока 15, Нулевое состояние первого счетчика 8 поступает на дешифратор 10, который вырабатывает сигнал на обнуление регистра 7. По команде с блока 6 управления из генератора 1 тестов в блок 2 памяти записывается первый тестовый набор теста, Если в проверяемом блоке 13 отсутствуют элементы памяти, не имеющие схем установки в начальное состояние, то по сигналу с генератора 1 тестов происходит выбор первою блока 4, Блок 6 управления выдает сигнал на первый счет55 щего тестового набора. После перебора всех тестовых наборов по тактам, число которых равно максимальному числу тактов ожидания, второй счетчик 14 обнуляется, с выхода окончания счета на уменьшение второго счетчика 14 в блок б управления посту10

50 чик 8 для увеличения на единицу его содержимого. Тестовый набор из блока 2 памяти через коммутатор 3 поступает на вход проверяемого блока 13. Ответная реакция последнего через коммутатор 3 подается на вход первого блока 4.

Одновременно на другой вход первого блока 4 из блока 6 управления поступает ожидаемая ответная реакция. В случае несовпадения ожидаемой и полученной ответной реакций первый блок 4 формирует сигнал несравнения, который поступает на блок б управления, Появление сигнала несравнения говорит о том, что в проверяемом блоке 13 отсутствуют дефекты, обнаруживаемые на данном тестовом наборе. В этом случае блок 6 управления выдает команду на генератор 1 тестов для перехода к проверке следующего тестового набора, после чего описанные действия повторяются, В случае "тсутствия сигнала несравнения с первого блока 4 через время, равное такту контроля, блок 6 управления выдает команду на генератор 1 для ввода следующего тестового набора и команду на запись единицы в разряд регистра 7. номер которого равен содержимому первого счетчика

8 и который выбирается дешифратором 10.

Если в проверяемом блоке 13 присутствуют элементы памяти, не имеющие схем установки в начальное состояние, то по сигналу с генератора 1 тестов происходит выбор второго блока 15. С выхода задания числа тактов ожидания генератора 1 тестов на предустановочный информационный вход второго счетчика 14 поступает информация о максимальном числе тактов ожидания перепада на определенном выходе проверяемого блока 13. Вид ожидаемого перепада (из "0" в "1" или из "1" в "0") определяется состоянием выхода выбора перепада генератора 1 тестов, Блок 6 управления выдает сигнал на второй счетчик 14 для уменьшения на единицу его содержимого.

Тестовый набор из блока 2 памяти через коммутатор 3 поступает на вход проверяемого блока 13. Ответная реакция проверяемого блока 13 через коммутатор 3 подается на вход второго блока 15 дешифрации ошибок.

В случае отсутствия перепада на входе второго блока 15 через время, равное такту контроля, блок 6 управления выдает команду на генератор 1 тестов для ввода следую1714610

10.

Если дискретный блок 13 уже проверен ° на всех наборах теста для одного выходного 20

30 фект. Затем работа устройства может быть 35 повторена. Если на всех тестах содержимое регистра 7 было равно нулю, то блок б управления останавливает работу устройства и обеспечивает индикацию в блоке 5 индикации нулевого номера теста и нулевого со- 40 держимаго регистра 7, что говорит об отсутствии дефектов в проверяемом блоке

13.

Блок 15 работает следующим образом.

50 пада (иэ "1" в "0") с выхода коммутатора 3 55 через элемент НЕ 22 триггер 18 фиксирует уровень логической единицы, который переключается элементом И 20 при наличии сигналов выбора отрицательного перепада; поступающего с генератора 1 тестов через пает сигнал конца проверки, В это же время на выходе блока 15 уже сформирован сигнал несравнения в случае, если в контролируемом блоке 13 отсутствуют дефекты. обнаруживаемые на данном тестовом наборе. т.е. по выходу блока 15 зафиксирован перепад заданной полярности, Сигнал несрэвнения, поступающий в блок 6 управления, свидетельствует об отсутствии дефектов в элементах памяти контролируемого блока 13, не имеющих схемы установки в начальное состояние. В случае отсутствия сигнала несравнения с блока 15 блок 6 управления выдает команду на запись единицы в разряд регистра 7, номер которого равен содержимому первого счетчика 8 и который выбирается вторым дешифратором контакта и содержимое регистра 7 равно нулю, то блок 6 управления обеспечивает повторение работы устройства на тесте для следующего выходного контакта дискретнога блока 13.

Если в конце одного из тестов содержимое регистра 7 не равно нулю, то блок 6 управления останавливает работу устройства и выдает команду на индикацию кода,. сформированного в дешифраторе 11 из записанного в регистре 7 номера класса дефектов и записанного в блоке б управления номера теста, на блок 5 индикации. По значению кода определяется и устраняется деНачальное состояние триггеров 17 и 18 нулевое. При поступлении положительного перепада (из "О." в "1") с выхода коммутатора

3 триггером 17 фиксируется уровень логической единицы, который переключается элементом И 19 при условии наличия сигналов выбора положительного перепада, выбора блока 15 и сигнала синхронизации от блока

6управления на первый вход элемента ИЛИ

21; При поступлении отрицательного пере10

15 элемент 23, выбора блока 15 от генератора

1 тестов и сигнала синхронизации от блока б управления на второй вход элемента ИЛИ

21.

Генератор 1 тестов работает следующим образом, Перед началом работы счетчики 27 и 28 устанавливаются в нулевые состояния сигналом, поступающим на вход пуска генератора 1 тестов. В запоминающих устройствах

24-26(которые могут быть постоянными или оперативными) хранятся соответственно набор входных воздействий и признаки окончания теста и окончания проверки дискретного блока, эталонные реакции дискретного логического блока нэ соответствующие входные воздействия, условия начальной установки, включающие коммутационный набор, признак выбора блока сравнения (первый 4 или второй 15 блоки участвуют в процедуре поиска дефекта для заданного выхода дискретного блока), признак выбора перепада (отрицательный или положительHblll) и число тактов ожидания (равное максимальному числу тактов, по истечении которых заданный перепад должен обязательно иметь место для исправнагадискретного блока).

Адрес первого запоминающего устройства 24 формируется счетчиком 27, на вход синхронизации которого поступают импульсы от синхровхода генератора 1 тестов, Адрес третьего запоминающего устройства 26 формируется счетчиком 28, на вход синхронизации которого поступают импульсы с выхода "Конец теста" первого запоминающего устройства 24, Адрес второго запоминающего устройства 25 складывается из адресов первого 24 и третьего 26 запоминающих устройств. Сброс счетчика 27 в исходное состояние происходит в конце каждого теста, счетчик 28 устанавливается в исходное состояние после окончания процедуры поиска дефекта для всего дискретного блока.

Блок б управления работает следующим образом.

В исходном состоянии рабата блока 6 управления и всего устройства запрещена сигналом низкого уровня на входе элемента

И 35, запрещающим прохождение тактовых импульсов от генератора ЗЗ тактовых импульсов.

С приходом на вход "3" блока б управления запускающего импульса триггер 32 устанавливается в единичное состояние и сигнал высокого уровня с ега прямого выхода разрешает прохождение тактовых импульсов через элемент И 35 на выход "3" блока 6 управления для синхронизации работы блока 2 памяти и счетчиков 8 и 14.

1714610

Проинвертированный на элементе НЕ 44 тактовый импульс поступает на генератор 1 тестов. Задержанный на элементе 45 задержки тактовый импульс поступает на блоки 4 и 15, После окончания проверки очередного выходного контакта дискретного блока на выходе "Конец теста" дешифратора 31 формируется импульс положительной полярности, который изменяет содержимое счетчика 42 (счетчик номера теста), через элемент ИЛИ 39 поступает на выход "8" блока 6 управления и одновременно опрашивает состояние входа "4" блока 6 управления. В- том случае, когда на входе "4" блока 6 управления сигнал высокого уровня, на выходе элемента И 34 формируется импульс положительной полярности, который поступает на выход "5" блока б управления и одновременно через элемент ИЛИ 38 сбрасы вает триггер 32, останавливая работу устройства.

После проверки всех выходных контактов дискретного блока на выходе "Конец контроля" дешифратора 31 формируется импульс положительной полярности, который через элемент ИЛИ 40 сбрасывает счетчик 42 и через элемент ИЛИ 38 сбрасывает триггер 32, останавливая работу устройства.

При поступлении на вход "1" блока 6 управления импульса положительной полярности происходит опрос на элементах И

36 и 37 состояния выхода "Выбор блока" дешифратора 31. В том случае, когда на выходе "Выбор блока" дешифратора 31 сигнал высокого уровня, разрешена работа элемента И 36, при этом происходит дополнительный анализ входа "5" блока 6 управленйя, сигнал высокого уровня на котором разрешает прохождение импульса положительной полярности от входа "1" блока 6 управления через элементы И 36 ИЛИ 41 на выход "6" блока б управления.

В том случае, когда на выходе "Выбор блока" дешифратора 31 сигнал низкого уровня, разрешена работа элемента И 37 и импульс положительной полярности поступает от входа "1" блока 6 управления через элементы И 37 и ИЛИ 41 на выход "6" блока управления, Коммутатор 3 может быть выполнен аналогично коммутатору известного устройства.

Формула изобретения

Устройство для поиска дефектов дискретных блоков, содержащее генератор тестов, блок памяти, коммутатор, блок управления, блок индикации, первый 5лок дешифрации ошибок, два дешифратора, первый счетчик, регистр, группу элементов

И, причем первый выход поля управления блока управления соединен с синхровходом генератора тестов, выходы поля тестов ко5 торого соединены с информационными входами блока памяти, выходы которого соединены с информационными входами коммутатора, управляющий вход которого соединен с вторым выходом поля управле10 ния блока управления, третий выход поля управления которого соединен с синхровходом блока памяти и счетным входом первого счетчика, группа информационных входоввыходов коммутатора является rpynnoA ин15 формационных входов-выходов устройства для подключения к входам-выходам проверяемого дискретного блока, выход коммутатора соединен с первым информационным входом первого блока дешифрации, синхро20 низиру1ощий и второй информационный входы которого соединены соответственно с четвертым и пятым выходами поля управления блока управления, выход признака смены теста генератора тестов соединен с

25 первым входом логического условия блока управления, шестой выход поля управления которого соединен с синхровходом блока индикации, вход пуска блока управления с входами пуска устройства и генератора тес30 тов, информационный вход блока индикации соединен с первым выходом первого дешифратора, первая группа информационных входов которого соединена с группой выходов регистра, синхровходы всех разря35 дов которого соединены с соответствующими выходами элементов И группы, первые входы которых соединены с седьмым выходом поля управления блока управления, восьмой выход поля управления которого

40 соединен с входом сброса первого счетчика, девятый выход — с информационным входом первого дешифратора, второй выход кото-. рого соединен с вторым входом логического условия блока управления, разрядные выхо45 ды первого счетчика соединены с информационными входами второго дешифратора, первый и второй выходы которого соедине:. ны с вторыми входами элементов И группы и с входом сброса регистра соответственно, 50 информационные входы регистра соединены с шиной логической единицы устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных воэможностей путем обеспечения проверки блоков с

55 элементами памяти, не имеющими схем начальной установки, устройство содержит второй счетчик, второй блок дешифрации ошибок и элемент ИЛИ, причем информационный вход второго блока дешифрации ошибок соединен с выходом коммутатора, 1714б10

10 вход синхронизации — с четвертым выходом поля управления блока управления, третий вход логического условия которого соединен с выходом элемента ИЛИ, первый и второй входы которого соединены с выходами первого и второго блоков дешифрации ошибок соответственно, вход сброса второго счетчика соединен с восьмым выходам поля управления блока управления и соединен е входом блокировки второго блока дешифрации ошибок, четвертый вход логиче, ского условия блока управления соединен с. выходом заема второго счетчика, информационный вход которого соединен с выходами поля задания числа тактов ожидания генератора тестов, выход выбора перепада

5 которого соединен с вторым информационным входом второго блока дешифрации ошибок, счетный вход второго счетчика соединен с третьим выходом поля управления блока управления, входы разрешения пер10 вого и второго блоков дешифрации ошибок— с выходом режима контроля генератора тестов.

1714610

Составитель А.Сиротская

Редактор И.Горная Техред M.Моргентал Корректор С,Шевкун

Заказ б94 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101