Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел. Цель изобретения - повышение быстродействия устройства за счет сокращения длительности такта формирования К цифр частного. Устройство содержит первый и второй регистры 1-2 остатка, регистр 3 делителя, регистр 4 обратной величины, сумматор 5 частного, сумматор 6 принудительного округления делителя, узел 7 вычисления обратной величины, два сумматора 8, 9. блок 10 умножения, коммутатор 13, селектор 14, элемент 15 НЕ, блок 19 микропрограммного управления и нововведенные управляемый формирователь 11 частичных произведений и блок 12 суммирования. 4 ил., 1 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я>5 G 06 F 7/52

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛ6СТВУ (21) 4914348/24 (22) 25.02.91 (46) 23.12.92. Бюл. ¹ 47" (71) Научно-.исследовательский институт электронных вычислительных машин (72) Э.M.Ñàôoíîâà и А,А.Шостак (56) Авторское свидетельство СССР № 1322264, кл. 6 06 F 7/52, 1985, Авторское свидетельство СССР № 1357947, кл. G 06 F 7/52, 1986, (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деле„„5Ц,„, 1783523 А1

2 ния чисел. Цель изобретения — повышение быстродействия устройства за счет сокращения длительности такта формирования К цифр частного. Устройство содержит первый и второй регистры 1 — 2 остатка, регйстр

3 делителя, регистр 4 обратной величины; сумматор 5 частного, сумматор 6 принудительного округления делителя, узел 7 вычисления обратной величины, два сумматора 8, 9, блок 10 умножения, коммутатор 13, селектор 14, элемент 15 НЕ, блок 19 микропрограммного управления и нововведенные управляемый формирователь 11 частичных произведений и блок 12 суммирования. 4 ил., 1 табл, 1783523

Изобретение относится к вычислительной технике и может быть применено в быстродействующих арифметических устройствах для выполнения операции деления чисел.

Известно устройство для деления, формирующее в каждом такте цифр частного (где 2 К < ) 2 (, n — разрядность делимого и и делителя) и содержащее два регистра остатка, регистр делителя, сумматор частного, сумматор принудительного округления делителя, узел вычисления обратной величины, два сумматора, два блока умножения, вычитатель, элемент И вЂ” HE, два коммутатора и блок микропрограммного управления.

Основным недостатком, этого устройства является низкое быстродействие, вызванное большой длительностью такта формирования цифр частного и остатка.

Известно устройство для деления, формирующее в каждом такте цифр частного (где 2 К «) (; и — разрядность делимого и и делителя) и содержащее два регистра остатка, регистр делителя, сумматор частного, сумматор принудительного округления делителя, узел вычисления обратной величины, два сумматора, два блока умножения, коммутатор, селектор, вычитатель, элемент

НЕ и блок микропрограммного управления.

Хотя быстродействие этого устройства несколько выше по сравнению с рассмотренным ранее, но и оно недостаточно высокое из-за относительно большой длительности такта, в случае, когда на входе данных устройства одновременно присутствуют и-разрядные двоичные коды делимого Х и делителя Y и загружаются в первый регистр остатка и регистр делителя одновременно.

Наиболее близким по технической сущности к изобретению является устройство для деления, формирующее в каждом такте цифр частного(где 2 К )2(, п — разрядA ность делимого и делителя) и содержащее два регистра остатка, регистр делителя, регистр обратной величины, сумматор частного, сумматор принудительного округления, узел вычисления обратной величины, два сумматора, два блока умножения, коммутатор, селектор, вычитатель, элемент НЕ и блок микропрограммного управления, причем вход данных устройства соединен с информационным входом регистра делителя и с первым информационным входом коммутатора, выход которого соединен с информационным входом первого регистра остатка, выходы первого и второго регистров остатка соединены с первым и вторым информационными входами первого сумматора соответственно, выход которого является выходом остатка устройства и соединен с входом уменьшаемого вычитателя, входы вычитаемого и заема которого соединены выходами первой и второй групп первого блока умножения соответственно, первый информационный вход первого блока умножения соединен с выходом регистра, выходы разности и заема вычитателя соединены с вторым информационным

10 входом коммутатора и информационным входом второго регистра остатка соответственно, выходы старших разрядов первого и второго регистров остатка соединены с первым и вторым информационными входами второго сумматора соответственно, выход младших разрядов которого соединен с первым информационным входом второго блока умножения, выход старшего разряда второго сумматора соединен с входом элемента Н Е, выход которого соединен с управля ющим входом селектора, 15

20 информационный вход которого соединен с выходом второго блока умножения, выход селектора соединен с информационным входам младших разрядов сумматора частного и с вторым информационным вхбдом первого блока умножения, выход старших разрядов делителя входа данных устройства соединен с информационным входом сумматора принудительного округления делителя, вход переноса которого соединен с входом логической единицы устройства, выход сумматора и ринудител ьного округления делителя соединен с информационным вхо30

35 дом узла вычисления обратной величины. выход которого соединен с информационным входом регистра обратной величины, выход которого соединен с вторым информационным входом второго блока умноже40 ния, вход синхронизации устройства соединен с синхровходами первого и второравления, первый выход которого соединен с входом разрешения записи регистра делителя, регистра обратной величины, с первым управляющим входом коммутатора и входом установки в нуль второго регистра остатка и сумматора частного, выход которого является выходом частного устройства, второй выход блока микропрограммного управления соединен с вторым управляющим входом коммутатора и входами разрешения записи второго регистра остатка и сумматора частного, третий выход блока микроп рограммного управления соединен с входом разрешения записи первого регистра оста r

55 го регистров остатка, регистра делителя, ре45 гистра обратной величины, сумматора частного и блока микропрограммного уп1783523 ка, четвертый выход блока микропрограммного управления является выходом признака окончания деления. устройства.

Недостаток известного устройства — относительно низкое быстродействие, вызван- 5 ное достаточно большой длительностью входом регистра делителя и с первым ин- 25 формационным входом коммутатора, выход

35 частного, выход старших разрядов делителя 45 через шину данных устройства соединен с информационным входом сумматора прикудительного округления делителя, вход логической единицы устройства соединен с

50 дом регистра обратной величины, выход 55 которого соединен с вторым информационным входом блока умножения, вход синхронизации устройства соединен с . синхровходами первого и второго регистров остатка, регистра делителя, регистра такта формирования к цифр частного.

Цель изобретения — повышение быстродействия устройства .за счет сокращения длительности такта формирования к цифр частного. Оно достигается тем, что на длительности такта не влияет задержка селектора и устранена задержка вычитателя.

Поставленная цель достигается тем, что в устройство для деления, содержащее два регистра остатка, регистр делителя, регистр обратной величины, сумматор частного, сумматор принудительного округления делителя, узел вычисления обратной величины, два сумматора, блок умножения, коммутатор, селектор, элемент НЕ и блок микропрограммного управления, причем вход данных устройства через шину данных устройства соединен с информационным которого соединен с информационным входом первого регистра остатка, выходы перваго и второго регистров остатка соединены с первым и вторым информационными входами первого сумматора соответственно, выход которого является выходом ocTGT" ка устройства, выходы старших разрядов первого и второго регистров остатка соединены с первым и вторым информационными входами второго сумматора соответствен.но, выход младших разрядов которого соединен с первым информационным входам блока умножения, выход старшего разряда сумматора соединен с управляющим входом селектора, информационный вход которого соединен с выходом блока умножения, выход селектора соединен с икформационным входом младших разрядов сумматора входом переноса сумматора принудительного округления делителя, выход которого соединен с информационным входом узла вычисления обратной величины, выход которого соединен с информационным вхо15

20 обратной величины, сумматора частного и блока микропрограммного управления, первый выход которого соединен с входом разрешения записи регистра делителя, регистра обратной величины, с первым управляющим входом коммутатора и входом установки в нуль второго регистра остатка и сумматора частного, выход которого является выходом частного устройства, второй выход блока микропрограммного управления соединен с вторым управляющим входом коммутатора и входами разрешения записи второго регистра остатка и сумматора частного, третий выход блока микропрограммного управления соединен с входом разрешения записи первого регистра остатка, четвертый выход блока микропрограммного управления является выходом признака окончания деления устройства, введены управляемый формирователь частичных произведений и блок суммирования, причем выход регистра делителя соединен с первым информационным входом управляемого формирователя частичных произведений, выход блока деления усеченных чисел соединен с вторым информационным входом управляемого формирователя частичных произведений, управляющий вход, которого соединен с выходом элемента НЕ, выход первого сумматора соединен с первым информационным входом блока суммирования, второй информационный вход блока суммирования соединен с выходом управляемого формирователя частичных произведений, выходы сумм и перекосов блока суммирования соединены с вторым информационным входом коммутатора и информационным входом второго регистра остатка соответственно. Устройство для деления содержит отличительные признаки, . не обнаруженные ни в одном из известных устройств — наличие управляемого формирователя частичных произведений и блока суммирования с соответствующими связями. Эти признаки позволяют повысить быстродействие устройства-прототипа за счет сскращения длительности такта формирования к цифр частного. Таким образом, так как в заявляемом техническом решении имеются отличительные признаки, обеспечивающие достижение поставленной цели и ке обнаруженные ни в одном другом известном аналогичном техническом решении, то оно соответствует критерию "существенные отличия".

На фиг.1 приведена структурная схема устройства для деления; на фиг,2 — функциональная схема управляемого формирователя частичных произведений; на фиг.3— микропрограмма работы устройства; на

1783523 фиг.4- функциональная схема блока микропрограммного управления.

Устройство для деления содержит (фиг.1) первый 1 и второй 2 регистры остатка, регистр 3 делителя, регистр 4 обратной величины, сумматор 5 частного, сумматор 6 принудительного округления делителя, узел

7 вычисления обратной величины, первый и второй сумматоры 8,9 соответственно, блок

10 умножения, управляемый формирователь 11 частичных произведений, блок 12 суммирования, коммутатор 13, селектор 14, элемент HE 15, блок 16 микропрограммного управления, вход 17 данных устройства, вход 18 синхронизации устройства, вход 19 логической единицы устройства, выходы 20 и 21 соответственно остатка и частного устройства, выходы 22 и 23 регистров 1 и 2, выходы 24, 25 старших разрядов регистров соответственно 1 и 2; выход 26 регистра 3, выход 27 старших разрядов делителя входа

17 данных устройства, выход 28 сумматора

6, выход 29 узла 7 вычисления обратной величины, выход 30 регистра 4, выход 31 младших разрядов и выход 32 старшего разряда сумматора 9, выход ЗЗ элемента Н Е 15, выход 34 блока 10 умножения, выход 35 селектора 14, выход 36 первого сумматора

8, выход 37 управляемого формирователя 11 частичных произведений, первый 38 и второй 39 выходы блока 12 суммирования, выход 40 коммутатора 13, выходы 41-44 с первого по четвертый блока 16 микропрограммного управления соответственно. Вход

17 данных через шину данных устройства соединен с информационным входом реги. стра 3 делителя и с первым информационным входом коммутатора 13, выход 40 которого соединен с информационным входом первого регистра 1 остатка, выходы 22, 23 первого 1 и второго 2 регистров остатка сОединены с первым и вторым информационными входами первого сумматора 8 соответственно, выход 36 которого является выходом 20 остатка устройства и соединен с первым входом блока 12 суммирования, второй вход которого соединен с выходом

37 управляемого формирователя 11 частичных произведений, первый информационный вход управляемого формирователя 11 частичных произведений соединен с выходом 26 регистра 3 делителя, выход 38 сумм и выход 39 переносов блока 12 суммирования соединены с вторым информационным входом коммутатора 13 и информационным входом второго регистра 2 остатка соответственно, выходы 24, 25 старших разрядов первого 1 и второго 2 регистров остатка соединены с первым и вторым информационными входами, второго сумматора 9 соответственно, выход 31 младших разрядов которого соединен с первым информационным входом блока 10 умножения, выход 32 старшего разряда второго сумматора 9 сое5 динен с входом элемента 15 НЕ, выход 33 которого соединен с управляющим входом селектора 14 и управляющим входом управляемого формирователя 11 частичных произведений, выход 34 блока 10 умножения

10 соединен с информационным входом селектора 14 и с вторым информационным вхо-. дом управляемого формирователя 11 частичных произведений, выход 35 селекто- . ра 14 соединен с информационным входом

15 младших .разрядов сумматора 5 частного, выход 27 старших разрядов делителя через шину данных устройства соединен с информационным входом сумматора 6 принудительного округления делителя, вход 19

20 логической единицы устройства соединен с входом переноса сумматора 6 принудительного округления делителя, выход 28 которого соединен с входом узла 7 вычисления обратной величины, выход 29 которого сое25 динен с информационным входом регистра

4 обратной величины. выход 30 которого соединен с вторым информационным входом блока 10 умножения, вход 18 синхронизации устройства соединен с

30 синхровходами первого 1 и второго 2 регистров остатка, регистра 3 делителя, регистра 4 обратной величины, сумматора 5 частного и блока 16 микропрограммного уп-. равления, первый выход 41 которого соеди35 нен с входом разрешения записи регистра

3 делителя, регистра 4 обратной величины, с первым управляющим входом коммутатора 13 и входом установки в нуль второго регистра 2 и сумматора 5 частного, выход

40 которого является выходом 21 частного устройства, второй выход 42 блока 16 микропрограммного управления соединен с вторым управляющим входом коммутатора

13, входами разрешения записи второго ре45 гистра 2 остатка и сумматора 5 частного, третий выход 43 блока 16 микропрограммного управления соединен с входом разрешения записи первого регистра 1 остатка, четвертый выхоц 44 блока 16микропрограм50-много управления является выходом признака окончания деления устройства.

Рассмотрим функциональное значение и реализацию основных узлов и блоков предлагаемого устройства для деления. Первый

55 регистр 1 остатка (и+2 -разрядный,. из которых два разряда расположены слева от запятой, а остальные — справа от запятой. В исходном состоянии в разрядах справа от запятой этого регистра хранится п-разрядный двоичный код делимого без знака, а в

1783523

10 процессе деления в него с выхода 38 блока

12 записываются значения сумм очередных остатков. Второй регистр 2 остатка содержит (п+1} разрядов, из которых два расположены слева от запятой, а остальные— справа от запятой. В исходном состоянии этот регистр обнулен, а в процессе деления в него с выхода 39 блока 12 записываются значения переносов очередных остатков.

Регистр 3 делителя п-разрядный, причем все разряды расположены справа от запятой. В регистре 3 делителя в исходном состоянии и в процессе деления хранится и-разрядный двоичный код делителя без знака.

Регистр 4 обратной величины †. (k+2)разрядный, из которых один разряд расположен слева от запятой, а остальные— справа. Регистр 4 предназначен для хранения (k+2) старших разрядов обратной величины принудительно округленного усеченного делителя, поступающих с выхода 29 узла 7 вычисления обратной величины.

Предполагается, что все регистры устройства реализованы на двухтактных синхронйых

DV триггерах. Запись информации в регистры производится по синхроимпульсу при наличии разрешающего потенциала на Чвходах. Сумматор 5 частного предназначен для хранения частного. Он также участвует в операции деления в процессе формирования правильного частного; В первом такте деления сумматор 5 частного обнуляется путем подачи синхроимпульса с входа 18 син. хронизации устройства на его синхровход и разрешающего потенциала с первого выхода 41 блока 16 микроп рограммного управления на вход разрешения установки в нуль сумматора 5 частного. Во всех остальных тактах работы устройства в сумматоре 5 частного накапливателя значение частного.

Для этого к значению частного, сформированному на предыдущих тактах работы устройства и сдвинутому íà k-1 разрядов влево(в стооону старших разрядов), прибавляется значение kцифр частного,,сформированных на выходе 35 селектора 14 в текущем такте. Запись информации в сумматор 5 частного осуществляется Ilo синхроимпульсу при наличии разрешающего потенциала на его входе разрешения записи, который подключен к второму выходу 42 блока 16 микропрограммного управления.

После завершения деления образованное в сумматоре 5 частное поступает на выход 21 частного устройства. Предполагается, что сумматор 5 частного реализован также, как и в устройстве-прототипе, т,е. на. комбинационном сумматоре и регистре.

Формирование k цифр частного в каждом такте работы устройства для деления производится путем умножения однорядного кода усеченного остатка, сформированно5 го на выходе 31 младших разрядов второго сумматора 9, на значение старших разрядов обратной величинй усеченного делителя, хранимое в регистре 4 обратной величины и подаваемое с выходов.ДО регистра 4 обрат10 ной величины. Чтобы устранить возможность получения в устройстве цифр частного с избытком, значение старших разрядов делителя, поступающее с выхода 27 входа 17 устройства, увеличивается на единицу млад15 шего разряда в сумматоре 6 принудительного округленйя делителя. Пусть делимое Х и делитель Y есть нормализованные двоичНые дроби, т.е. 1/2 X < 1 и 1/2 Й Y < 1, Это справедливо только в первом такте де20 ления. В дальнейшем, когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации дели-, мого как влево, так и вправо. В общем слу. чае делимое Х в предлагаемом устройстве

25 может изменяться в пределах 0 «< X< 2У.

Можно показать, что для получения на выхо.: де 35 селектора 14 двоичных цифр частного с точностью до единицы их младшего разряда достаточно обрабатывать (k+4) старших

30 разрядов делимого Х (один разряд — слева от.запятой, а остальные — справа от запятой), (k+3) старших разрядов делителя Y (все разряды расположены справа от запятой) и (k+2) старших разрядов обратной величины

35 принудительно округленного усеченного делителя (один разряд — слева от запятой, а остальные — справа от запятой), Сумматор 6 — (k+3)-разрядный комбинационного типа. В сумматоре 6 осуществляется принудитель40 ное округление делителя путем прибавления к значению (k+3) старших разрядов делителя, поступающих на информационный вход сумматора 6 с выхода 27 через шину данных устройства с входа 17 данных, 45 единицы в младший разряд, поступающей на вход переноса сумматора 6 принудительного округления делителя через вход 19 логической единицы устройства. На выходе 28 сумматора 6 принудительного округления

50 делителя образуется (k+4)-разрядный результат (один разряд — слева от запятой, а остальные — справа от запятой), который далее поступает на информационный вход узла 7 вычисления обратной величины. Узел

55 7 вычисления обратной величины производит вычисление значения (k+2) старших разрядов обратной величины от принудительно округленного значения (k+3) старших разрядов делителя, поступающего на информаци1783523

12 онный входузла вычисления обратной вели- мированного на выходе 34 блока 10 умночины с выхода 28 сумматора 6 принудитель- жения в прямом коде и поступающего на ного округления делителя. На выходе 29 второй информационный вход управляемоузла 7 вычисления обратной реличины фор- го формирователя частичных произведений. мируется значение (k+2) старших разрядов 5 При атом на выходе 37 управляемого формиобратной величины принудительно округ- роваталя 11 частичных произведений форлейного усеченного делителя. Узел 7 может . мируется ряд частичных произведений, быть выполнен в виде комбинационной схе- . " соответствующих умножению множимого мы, реализующей метод деления Стефанел- . на отрицательный множитель в дополнили, или же совместно с сумматором 6 на ПЗУ 10. тельном коде без представления множителя по соответствующей таблице истинности. С в дополнительном коде. В качестве множипомощью первого сумматора 8 комбинаци- мого-используется и-разрядный делитель. В. онноготипадвухрядныйкодостаткэ,храни- .. качестве множителя используются к цифр мый в первом 1 и втором 2 регистрах частного, полученные на выходе 34 блока 10 остатка, преобразуется в однорядный код. 15 умножения.

Второй сумматор 9 комбйнационного типа . На управляющий вход управляемого. осуществляет преобразование (k+5) стар- формирователя 11 частичных произведений ших разрядов двухрядного "кода остатка, . поступает сигнал с.выхода 33 элемента HE хранимого в регистрах 1 и 2 остатка, в одно- .15. рядный код(два разряда — слева от запятой .20 На фиг.2 показана функциональная схеи (1+3)разряда - справа от запятой). На вы- ма управляемого формирователя 11 частичходе 31 младших разрядов второго сумма- -Hbtx произведений при k-4. На первый тора 9 образуется однорядный код (k+4) информационнйй вход формирователя 11 с старших разрядов остатка (один разряд — выхода 26 регистра 3 поступает зйачение слева от запятой,ф+3) разрядов — справа от 25 и-разрядного делителя, а на второй инфор-, запятой), а на выходе 32 старшего разряда мационнйй вход с выхода 34 блока 10умно- . второго сумматора 9 образуется старший: жения — значение k-разрядного частного в дополнительный разряд остатка. В блоке 10: виде Z=Z1, Z2, Z3, Е4, Для формирования ча умножения производится умйожение значе- стичных йроизведений применяется алгония однорядного кода (k+4) старших раэря- 30 ритмумножения надва разряда множйтеля, дов остатка, поступающего на его первый начиная с младших разрядов, причем кажинформационйый вход с выхода 31 млад- .дое частичйое произведение соответствует ших разрядов второго сумматора 9 на зна- умножению множимого на два разряда отчение (k+2) старших разрядов обратной рицательногомножителявдополнительном величины принудительно округленного усе- 35 коде. На выходе 37 управляемого формироченного делителя, поступающее на его вто- вателя 11 частичных произведений при k-4. рой информационный" вход с выхода 30 образуется три частичных произведения. регистра 4 обратной величины. На выходе Управляемый формирователь 11 частичнйх

34блока10умноженЪя формируется.значе- произведений реализован на дешифратоние к цифр частного. Значение k-разрядного 40 рах 45-47 и коммутаторах 48 — 50. частного, полученного йа выходе 35 селек- В таблице поясняется формировэнйе тора 14, может быть либо равно значению . частичного произведения на выходе одного старших k разрядов частного, получаемого из. коммутаторов управляемого формировапри делении и-разрядных чисел;либо мень- теля 11 в зависимости от расшифровки одше его на единицу младшего разряда с ве- 45 ной двухразрядной группы разрядов сом 2 ". Блок 10 умножения — . множителя вместе со старшим разрядом сокомбинационного типа и может быть разрэ- седней младшей группы при единичном или ботан хорошо известными методами, на-. нулевом управляющем сигнале на выходе пример, в виде многослойной структуры с 33 элемента HE 15. С помощью блока 12 распространением переноса только в по- 50 суммирования осуществляется сложение следнем слое. В управляемом формировате- текущего остатка, сформированного на выле 11 частичных произведений ходе 36 первого сумматора 8, с рядом часосущеСтвляется: формирование частичных тичных произведений; образованных на произведений, получаемых при перемноже- . выходе 37 управляемого формирователя 11 нии значения п-разрядного делителя, хра- 55 частичных произведений и сдвинутих отнонимоговрегистре3делителя в прямом коде сительно друг друга определенным обраи поступающего на первый информацион- зом. Результат этого сложения является ный вход управляемого формирователя час- очередным остатком и получается на выхотичных произведений с выхода 26 регистра дах сумм 38 и переносов 39 блока 12 сумми3 делителя и k-разрядного частного, сфор- рования в двухрядном коде. Блок 12

1783523

14 суммирования фактически является преоб- блокирует также работу формирователя 11, разователем многорядного кода вдвухряд- т.е. на его выходе 37 образуются нулевые ный и может быть реализован различными коды. Селектор 14 производит формироваметодами. С помощью коммутатора 13 осу- ние-на выходе 35 значения к цифр частного, ществляется передача на информационные, 5 равного нулю, если на его управляющем входы первого регистра 1 остатка либо де- входе присутствует сигнал логического нуля лимого через шину данных устройства с вхо- или же пропускает на выход,35 значения к да 17 данных, когда на первом выходе 41 цифрчастногосвыхода34блока10.умножеблока 16 микропрограммного управления . ния,если на егоуправляющем входе присутформируется сигнал логической единицы, 10 ствует сигнал логической. единицы. либо результата, образованного.на первом Предполагается, что селектор 1.4 реализовыходе 38 блока 12 суммирования, когда на ван также, как и в устройстве-прототипе, т.е.

° втором выходе 42 блока 16 микропрограмм-:содержит к двухвходовых элементов И, именого управления формируется сигнал логи-. ющих один общий вход,. служащий в качестческой единицы. Коммутатор 13 может быть . 15 ве управляющего входа, реализован на элементах 2И-2ИЛИ; .. — . Блок микропрограммного управления

Так как в предлагаемом устройстве при . 16 координирует работу узлов и блоков устформировании к цифр частного используют- ройства при выполнении в нем операции ся старшие разряды остатка, полученные . деления..Как и в устройстве-прототипе.он при проведении на втором сумматоре 9 к 20 может быть реализован на.,счетчике 51 и однорядному коду старших разрядов двух- памяти 52 микрокоманд (фиг.4). Счетчик 51 рядного кода остатка, то становится воз- -накапливающеготипаипредназначендля мо>кным образование неправильного естественной адресации микрокоманд. значения к цифр частного. Так, если значе- . Вход счета счетчика 51 соединен с входоМ . ние старших разрядов приведенного остат- 25 t8 синхронизации устройства. В качестве ка, полученного на выходах 36 первого памяти 52 микрокоманд может быть примесумматора 8, равно нулю, то при формиро- нена постоянная память емкостью (М+2)х4 вании.одноРЯдного кода стаРших РазРЯдов б - е М = " — число тактов собс:, бит, где остатка путем сложения на втором суммато- . . k — 1 " ре 9 старших разрядов двухрядного кода 30 венного деления, в течение которых в устостатка возможно получение значения сум- ройстве формируется tMx(k-1)+1) цифр мы на выходе 31 младших разрядов сумма- частного; )Х(— ближайшее целое, большее тора .9 меньаего, чем нуль на единицу или равное Х. В самом начале работы устмладшего разряда, т,е. значения ройства счетчик 51 устанавливается в неко1 11....1 .... „": 35 торое исходное состояние, например, в нуль

К +4 . j . р (на,фиг.4) цепь установки счетчика 51 в исшего разряда второго сумматора 9 форми- ходкое состояние не показана). Микропрогруется логическая единица, а в случае, если. рамма работы устройства представлена на значение старших разрядов приведенного фиг.3. остатка, полученного на выходе 36 первого 40 Устройство для деления работает следусумматора 8, не равно нулю, на выходе 32 ющим образом. старшегоразрядавторогосумматора9фор- Пусть на входе 17 данных. устройства мируется логический ноль. Для исключения присутствуют без знаков и-разрядные двовозможности получения впервомслучаене- ичные коды делителя Y и делимого Х (т.е, верного значения к цифр частного в устрой- 45 коды дробных частей делителя in делимого), стве предусмотрена блокировка а счетчик 51 блока 16 микропрограммного (формирование значения к цифр частного, управленияустановлен вначальноенулевое равного нулю) к цифр частного, полученных состояние. Тогда на первом 41 и третьем 43 на выходе 34 блока 10 умножения, путем: выходах блока 16 микропрограммного упподачи на управляющий вход селектора 14 50 равления сформируются единичные сигнауровня логического нуля с выхода 33 эле- -- лы, под действием которых коммутатор 13 мента HE 15,.Уровень логического нуля на пропускает на информационный вход перего выходе устанавливается в том случае, . вого регистра 1 остатка делимое Х с входа если на выходе 32 старшего разряда второго 17 данных устройства, на информационные сумматора 9 устанавливается уровень логи- 55 входы сумматоров 6 принудительного округческой единицы. Во всех других случаях на ления делителя поступает значение старвыход 35 селектора 14 пропускается значе-.: ших разрядов делителя через шину данных ние к цифр частного с выхода 34 блока 10 устройства q выхода 27 входа 17 данных, умножения. Заметим, что уровень логиче- затем принудительна округленное значеского нуля на выходе 33 элемента НЕ 15 ние усеченного делителя с выхода 28 сумматора 6 поступает на информационный вход узла 7 вычисления обратной величины, на выходе 29 которого формируется значение (k+2) старших разрядов обратной величины принудительно округленного усеченного делителя, регистры 1,3,4 подготовлены к приему информации, а второй регистр 2 остатка и сумматор 5 частного — к обнулению, С приходом первого синхроимпульса на вход18 синхронизации устройства осуществляется запись двоичных кодов делимого X и делителя Y в регистры 1 и 3 соответственно, в регистр 4 — значения (k+2) старших разрядов обратной величины принудительно округленного усеченного делителя, а также обнуление второго регистра 2 остатка и сумматора 5 частного, Счетчик 51 блока 16 микропрограммного управления устанавливается в состояние "1". После завершения действия первого импульса на входе 18 синхронизации устройства заканчивается первый такт (подготовительный этап) и начинается собственно деление, в процессе которого в течение M тактов формируется

f M х (k-1)+1) двоичных цифр частного.

Во втором такте (в первом из М тактов собственно деления) работы устройства на втором 42 и третьем 43 выходах блока 16 микропрограммного управления образуются сигналы логической единицы. Под действием этих управляющи х сигналов в устройстве выполняются следующие действия. По значению старших разрядов делимого (на следующих тактах в роли делимого будет выступать остаток, хранящийся в регистрах 1 и 2 остатка в двухрядном коде) и делителя на выходе 34 блока 10 умножения формируется значение к двоичных цифр частного. Параллельно с работой второго сумматора 9 и блока 10 умножения работает первый сумматор 8, который преобразует. двухрядный код текущего остатка в однорядный. По значению старшего разряда второго сумматора 9., осуществляется окончательное формирование к цифр частного на выходе 35 селектора 14. Если сигнал на выходе 32 второго сумматора 9 соответствует уровню логической единицы, то на выходе 33 элемента HE 15 формируется сигнал логического йуля, который устанавливает значение к цифр частного на выходе селектора 14 равное нулю и блокирует работу формирователя 11. В противном случае в качестве k-разрядного частного в устройстве используется значение к цифр частного, сформированное на выходе 34 блока 10 умножения. Сформированное на выходе 34 блока 10 умножения значение к цифр частного поступает на информационный вход селектора 14 и на второй информационный вход управляемого формирователя 11 частичных произведений. Сформированное на выходе 35 селектора 14 k-разрядное частное

r> (в следующих тактах гь где! — номер такта

5 собственного деления) поступает на информационный вход младших разрядов сумматора 5 частного; На выходе 37 управляемого формирователя 11 частичных произведений образуется ряд частич10 ных произведений, получающихся при умножении Y х -Z ) (e следующих тактах (-7, где е Z — значение к цифр частного, сформи-:

1 рован ное на выходе 34 блока 10 умножения, а l — номер такта собственного деления) с

15 учетом сигнала, поступающего на управляющий вход управляемого формирователя 11 с выхода 33 элемента HE 15, С помощью блока 12 суммирования формируется сумма

X+X х -Z) в двухрядном коде, которая в

20 дальнейшем служит остатком и подается на второй информационный вход коммутатора

13 и на информационный вход второго регистра 2 остатка со сдвигом íà (k-1) разрядов влево (в сторону старших разрядов). Регист25 ры 1,2 и сумматор 5 частного подготовлены к приаму информации. С приходом второго . синхроимпульса на вход 18 синхронизации устройства в регистры 1 и 2 остатка запйсы.вается сформированный на выходах 38, 39

30 блока 12 суммирования двухрядный код остатка, в младшие разряды сумматора 5 частного заносятся к старших цифр частного с выхода 35 селектора 14, а счетчик 51 блока

16 микропрограммного управления уста35 навливается в состояние "2"; На этом второй такт работы устройства заканчивается и далее выполняется еще М-1 аналогичных тактов, Заметим, что в каждом из этих тактов старшая двоичная цифра из к очередных

40 цифр частного, образованных на выходе 35 селектора 14 и поступающих на информационный вход младших разрядов сумматора 5 частного, подсуммируется к младшему разряду содержимого сумматора 5 частного, 45 сдвинутому íà (k-1) разрядов в сторону его старших разрядов.

Формула изобретения

Устройство для деления. содержащее два регистра остатка, регистр делителя, ре50 гистр обратной величины, сумматор частного, сумматор принудительного округления делителя, узел вычисления обратной величины, два сумматора, блок умножения, коммутатор, селектор,. элемент НЕ и блок

55 микропрограммного управления, причем вход данных устройства через шину данных устройства соединен с информационным входом регистра делителя и с первым информационным входом коммутатора, выход которого соединен с информационным вхо17

1783523 дом первого регистра остатка, выходы пер- разрешения записи регистра делителя, ревого и второго регистров остатка соединены гистра обратной величины, с первым управс первым и вторым информационными вхо- ляющим входом коммутатора и входом дами первого сумматора соответственно, установки в "0" второго регистра остатка и выход которого является выходом остатка 5 сумматора частного, выход которого являетустройства, выходы старших разрядов пер- ся выходом частного устройства, второй вывогои второгорегистровостаткасоединены ход блока микропрограммного управления с первым и вторым информационными вхо- соединен с вторым управляющим входом дами второго сумматора соответственно, коммутатора, входами„разрешения записи выход младших разрядов которого соеди- 10 второго регистра остатка и сумматора частнен с первым информационным. входом бло- ного, третий выход блока микропрограммка умножения, выход старшего разряда ного управления соединен с входом второго сумматора соединен с входом эле-: разрешения записи первого регистра остатмента НЕ, выход которогосоединен суправ- ка, четвертый выход блока микропрограммляющим входом селектора, 15 ного управления является выходом информационный вход которого соединен с признака окончания деления устройства, выходомблокаумножения,выходселектора о т л и ч а ю щ е е с я тем, что, с целью соединен с информационным входом млад- повышения быстродействия устройства, ших разрядов сумматора частного, выход оно дополнительно содержит управляемый старших разрядов делителя через шинудан- 20 формирователь частичных произведений и ных устройств соединен с информационным блок суммирования, причем выход регистра входом сумматора принудительного округ- . делителя соединен с первым информационления делителя, вход логической единицы ным входом управляемого формирователя устройства соединен с. входом переноса частичных произведений, выход блока ум- сумматора принудительного округления де- 25 ножения соединен с вторым информационлителя, выход которого соединен с инфор- ным входом управляемого формирователя мационным входом узла частичных произведений, управляющий в ы ч и сл е н и я обратной величины, выход вход которого соединен с выходом элемента которого соединен с информационным вхо- НЕ; выход первого сумматора соединен с дом регистра обратной величины, выход ко- 30 первым информационным входом блока торого соединен с вторым : суммирования, второй информационный информационным входом блока умноже- вход блока суммирования соединен с выхония,входсинхронизацииустройствасоеди- дом управляемого формирователя частичнен с синхровходами первого и второго ных произведений, выходы сумм и регистров остатка, регистра делителя, реги- 35 переносов блока суммирования соединены стра обратной величины, сумматора частно- с вторым информационным входом коммуго-и блока микропрограммногоуправления, . татора и информационным входом второго первый выход которого соединен с входом регистра остатка соответственно.

1783523

20

Управляющий сигнал на выходе 33 элемента НЕ15

00

01

10

О

О

О

10

0

Разряды груп- Старый разпы множителя ряд соседней младшей группы множителя

Функционирование коммутатора под действием управляющего сигнала, вырабатываемого дешифратором

На выход коммутатора передается нулевой код

На выход коммутатора передается делитель в обратном коде и единица в соответствующей весовой позиций

На выход коммутатора передается делитель) в обратном коде и единица в соответствующей весовой позиции

На выход коммутатора передается удвоенный делитель в обратном коде и единица в соответствующей весовой позиции

На выход коммутатора передается удвоенный делитель в прямом коде

На выход коммутатора передается делитель

- в прямом коде

На выход коммутатора передается делитель в прямом коде

На выход коммутатора передается нулевой . код

На выход коммутатора передается нулевой код

На выход коммутатора передается нулевой код

На выход коммутатора передается нулевой код

На выход коммутатора передается нулевой код

На выход коммутатора передается нулевой код

На. выход коммутатора передается нулевой код

На выход коммутатора передается нулевой код

На выход коммутатора передается нулевой . ко

1783523

Редактор

Заказ 4517 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

И3035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Составитель Э.Сафонова

Техред М.Моргентал КоРРектоР Л.Лукач

И