Оперативное запоминающее устройство

 

Изобретение относится к микроэлектронике и может быть использовано в интегральных оперативных запоминающих устройствах (ОЗУ). Целью изобретения является повышение быстродействия устройства . ОЗУ содержит элементы памяти 1i ... 1, каждый из которых состоит из триггера на КМДП-транзисторах 2, 3 и 4, 5 и первого и второго транзисторов связи 6, 7, входов-выходов 8, 9, входа питания 10. Устройство содержит также адресные шины 11i ... 11, шину нулевого потенциала 12, первую, вторую разрядные шины 13,14 соответствен но, блок ключей на транзисторах 16, 17, формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный на нагрузочных элементах 26, 27, входы выборки 28, первый и второй информационные входы 29, 30. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 11 С 11/40

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ

СО

С)

О фь.

0 (21) 4865856/24 (22) 11.09.90 (46) 15.04.93, Бюл, № 14 (71) Московский институт электронной техники (72) А. Г, Сергеев (56) 1ЕЕЕ of Solid State Circuits, 1988, N 5, р, 1030.

IEEЕ of Solid State Circuits, 1987, ¹ 4, р.

617, (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к микроэлектронике и может быть использовано в интегральных оперативных запоминающих устройствах (ОЗУ). Целью изобретения яв... Й2, 1809466 А1 ляется повышение быстродействия устройства. ОЗУ содержит элементы памяти 11 ...

1, каждый из которых состоит из триггера на

КМДП-транзисторах 2, 3 и 4, 5 и первого и второго транзисторов связи б, 7, входов-выходов 8, 9, входа питания 10. Устройство содержит также адресные шины 11> ... 11, шину нулевого потенциала 12, первую, вторую разрядные шины 13, 14 соответственно, блок ключей на транзисторах 16, 17, формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный на нагрузочных элементах 26, 27, входы выборки 28, первый и второй информационные входы 29, 30. 1 ил.

1809466

Изобретение относится к области микроэлектроники и может быть использовано в интегральных оперативных запоминающих устройствах (ОЗУ).

Целью изобретения является повыше- 5 ние быстродействия устройства.

ОЗУ, представленное на чертеже, содержит элементы памяти 1 ... 1 m, каждый из которых состоит из триггера на КМДПтранзисторах 2, 3 и 4, 5 и первого, и второго транзисторов связи 6, 7, входов-выходов 8, 9, входа питания 10, Кроме того, устройство содержит адресные шины 11 .„11 m, шину

12 нулевого потенциала, первую и вторую разрядные шины 13, 14 соответственно, блок 15 ключей на транзисторах 16, 17 формирователь опорного напряжения 18 на транзисторах 19, 20, первый и второй опорные входы 21, 22. ОЗУ содержит формирователь тока 23, выполненный íà 20 нагрузочных элементах 26, 27, входы 28 выборки устройства, первый и второй информационные входы 29, 30 устройства.

ОЗУ работает следующим образом. Рассмотрим хранение и запись информации в 25 элементе памяти 1>. В исходном состоянии на шийе 114 и входе 28 поддерживаются низкие уровни напряжения. При этом транзисторы 26, 27 и соответственно транзисторы 16 и 17 закрыты, и в шинах 13 и 14 токи 30 не протекают. Транзисторы 6, 7 также закрыты. Будем считать, что в исходном состоянии транзистор 2 включен; а транзистор 4 выключен. При выборке на шину 11 подается положительный импульс напряжения - 35

U <>, На вход 28 также подается положительный импульс напряжения, Затем для записи информации на входе 30 потенциал повышается, а на входе 29 поддерживается низкий уровень напряжения, 40

В результате этого через цепь открытый транзистор 27 в базу транзистора 17 поступает импульс тока 1Бл7, приводящий.к. его включению. Возникающий при этом импульс коллекторного тока транзистора 17 45 протекает через шину 14 в транзистор 7, При этом током базы транзистора 7 1Б.7 разряжается узловая емкость триггера и потенциал стока транзистора 4 -U 4. понижается. После того, когда величина 0е.4. станет меньше порогового напряжения транзистора 2, он закрывается, После отпирания транЗИСтОра 3 И ВОЗраСтаНИя ПОтЕНцИаЛа Ое4 свыше порогового напряжения транзистора

4 он открывается, В результате этого эле- 55 мент 1> переключается в противоположное состояние, Потенциал на входе 21 — Ug> выбирается таким образом, что в процессе переключения элемента 1> ток разрядной шины 14—

Вп

1Б7 1617

В7+1 (2) где В 7 и В7 — нормальные коэффициенты усиления транзисторов 17 и 7.

Поскольку в пределах данного кристалла ОЗУ 87 =Вп7 и обычно В>50, из уравнения (2) следует, что Б7 = — 1Бп и величина 1Б7 не зависит от технологического разброса величины В. Соответственно, как следует из (1) величина tnep не зависит от В, Так как ОЗУ обычно проектируется в расчете на худший случай, уменьшение более, чем в 2 раза разброса tnep эквивалентно увеличению быстродействия ОЗУ.

Дополнительное повышение быстродействия ЗУ обусловлено уменьшением перепада напряжения на разрядных шинах—

hUp<, Обычно величина Up изменяется от напряжения питания Еп до нуля.

1рщ полностью поступает в элемент 1>, а после его переключения, когда величина

О 4 снизится до приемлемой величины, ток

1ре отводится в транзистор 20. Это позволяет уменьшить перепад напряжения на разрядной шине 14 и предотвратить возможность поступления тока 1ре, после переключения элемента 1 в элементы памяти данного разряда невыбранные по адресным шинам и находящиеся в таком же исходном состоянии. Величина Uz< ориентировочно выбирается следующим образом, Например, при равных значениях ширин и пороговых напряжений транзисторов 2 и 3 величина U< 4,, при которой элемент памяти практически переключился, составляет

0" е.4. = 0" 11/2 и величина 021 выбирается

Равнсй U" е.4.

По окончании записи потенциал на входе 30 понижается, а на шине 11> и 28 понижается. B результате транзисторы 27 и 17 закрываются (открытый транзистор 25 обеспечивает разряд узла базы транзистора 17 до нуля для надежного запирания) и ОЗУ переходит в режим хранения информации.

Положительный эффект в ОЗУ можно объяснить следующим образом. Ориентировочно длительность переключения элемента памяти tnep. можно оценить из уравнейия

C hU тпер =, . (1)

1Б7 в котором С и Л V — емкость и перепад напряжения в узле стока транзистора 4 при переключении элемента памяти, Транзистор 17 работает в активном режиме и, если, транзистор 7 также работает в активном режиме, то

1809466

Составитель А.Александров

Техред M,Ìîðãåíòàë Корректор О.Кравцова

Редактор

Заказ 1288 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

0рш=й1 1-1 Бэ20

rpe ОБэ20 — напряжение прямосмещенного эмиттерного перехода транзистора 20 и составляет приблизительно 1,8 В, при En = 5

В. Уменьшение Л Up> в 1,5 раза позволяет

5 сократить длительность этапа восстановлеНИЯ ПОтЕНЦИаЛОВ РаэрЯДНЫХ ШИН 1восст, ПРИ переходе от режима записи к режиму считывания, поскольку

10 м

1оосст = Срш ерш !рш где Срш — паразитная емкость разрядной шины, Считывание информации осуществляется известными для ОЗУ на подобных элементах памяти способами: с потенциальным или токовым считыванием.

Изобретение позволяет в 1,5 — 2 раза в сравнении с прототипом сократить время записи информации и сократить цикл восстановления после записи. Использование таких устройств в микросхемах памяти позволит улучшить их динамические параметры.

Формула изобретения

Оперативное запоминающее устройство, содержащее элементы памяти, каждый из которых состоит из триггера на КМДПтранзисторах, первого и второго транзисторов связи, стоки первого и второго

КМДП-транзисторов триггера объединены и подключены к адресной шине, истоки третьего и четвертого КМДП-транзисторов объединены и подключены к шине нулевого * потенциала, истоки первого и второго транзисторов соединены со стоками третьего и четвертого КМДП-транзисторов и с базами первого и второго транзисторов связи соответственно, эмиттеры первых и вторых транзисторов связи каждого из элементов памяти подключены к первой и второй разрядным шинам соответственно, а коллекторы подключены к шине питания устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит блок ключей на первом и втором транзисторах, элементы которых подключены к шине нулевого потенциала,,а коллекторы — к первой и второй разрядным шина соответственно, формирователь опорного напряжения на первом и втором транзисторах, коллекторы которых подключены к шине питания, эмиттеры — к первой и второй разрядным шинам соответственно, а базы являются первым и вторым опорными входами устройства соответственно, формирователь тока, выполненный на двух нагрузочных элементах и первом и втором

МДП-транзисторах, затворы которых объединены и являются входом выборки устройства, истоки являются первым и вторым информационными входами устройства соответственно, истоки соединены с базами первого и второго транзисторов блока ключей соответственно и с первыми выводами первого и второго нагрузочных элементов соответственно, вторые выводы которых подключены к шине нулевого потенциала,