Параллельное арифметическое устройство
О П И"С"А.--Н И Е
ИЗОБРЕТЕНИЯ
242498
Союа Советских
Социалистических
Республик
Зависимое от авт. свидетельства №
Кл. 42m." 7/42
Заявлено 28.XI I.1967 (№ 1206502/18-24) с присоединением заявки №
Приоритет
Опубликовано 25.1Ч.1969. Бюллетень № 15
Дата опубликования описания 5.IX.1969
МПК 6 061
УДК 681.325.5(088.8) Комитет по делам иаобретвннй и открытий при Совете Миннст„-св
СССР
Авторы изобрстения
А. В. Аваев, И. Д. Визун, М. А. Головина, В. Н. Лаут, А. А. Соколов и М. В. Тяпкин
Заявитель
ПАРАЛЛЕЛЬНОЕ АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО
Изобретение относится к области цифровой вычислительной техники и может быть использовано при построении электронных цифровых вычислительных машин.
Известные параллельные арифметические устройства (АУ) имеют четырехступенчатую замкнутую цепь сумматора, в которой недо. статочно используются скоростные возможности элементов; для приведения двухрядного кода к однорядному требуется специальное устройство, а для выполнения каждой арифметической операции — отдельное оборудование.
Целью изобретения является повышение быстродействия арифметического устройства с одновременным уменьшением количества оборудования.
Это достигается тем, что устройство состоит из двух пар регистров, разбитых на регистр суммы и регистр переносов каждая, выполненных на элементах с двухфазным управлением, причем выходы каждого разряда первой и второй пар регистров соединены через схемы совпадения с собственными входами, а также со входами трехвходовых сумматоров. Выходы сумматоров подключены на входы каждого разряда соответственно второй и первой пары регистров суммы и регистров переносов.
Для расширения логических возможностей устройства выходы каждого разряда одной или обеих пар регистров соединены также со схемами совпадения, выходы которых подключены ко входам каждого разряда другой или других пар регистров.
К схемам совпадения и трехвходовым сумматором подсоединены управляющие шины, сигналы которых разрешают работу схем, необходимых для выполнения нужной операции.
На чертеже приведена блок-схема предло1О женного устройства, где приняты следующие обозначения:
1 — первый регистр поразрядных сумм; 2— первый регистр поразрядных переносов; 3— второй регистр поразрядных сумм; 4 — второй
15 регистр поразрядных переносов; 5 — 8 — трехвходовые сумматоры; 9 — 12 — схемы совпадения, осуществляющие обратную связь; И—
16 — группа схем совпадения, обеспечивающих выполнение логических операций.
20 Регистры выполнены на одновходовых усилителях с парафазными выходами. Схемы на выходах каждого разряда обеих пар регистров управляются двумя постоянно идущими прямоугольными противофазными сигналами со
25 скважностью 2 — С| и С>, из которых один управляет схемой совпадения обратной связи, а второй — остальными схемами, подключенными ко входу усилителя. Одну половину периода производится прием кода в пару региЗО стров с выходов трехвходовых сумматоров.
242498
Затем включаются схемы обратной связи, и другую половину периода полученный код хранится в паре регистров. Сигналы, управляющие приемом и хранением в одной паре регистров, противофазны сигналам, управляющим приемом и хранением во второй паре регистров.
Хранением и приемом для регистров 1 и 2 управляют соответственно сигналы С> и С>, а для регистров 8, 4 — сигналы С и Сь
После первоначального занесения слагаемых на любую пару регистров, например на регистры 1 и 2, код, хранящийся в этих регистрах, суммируется в трехвходовых сумматорах 5 и б. По сигналу С> происходит прием результата суммирования в регистры 8 и 4. Затем по сигналу С> включается цепь обратной связи 9 и 10 регистров 8 и 4 и производится суммирование полученного результата в сумматорах 7 и 8 с любым другим кодом, поступающим на третьи входы этих сумматоров.
Новый код с выходов сумматоров 7 и 8 посту.пает на входы регистров 1 и 2, и процесс повторяется.
Таким образом, код циркулирует в АУ, причем суммирование производится при каждой передаче кода с одной пары регистров на другую, т. е. дважды за период управляющего двухфазного сигнала.
Для получения однорядного результата производится поразрядное суммирование полученного двухрядного кода, т. е. сумма и перенос используются как новые слагаемые, а на третьи входы сумматоров 5, б и 7, 8 подаегся код «0». Этот процесс поразрядного суммирования продолжается до тех пор, пока не исчезнут поразрядные переносы, Такая организация работы предложенного устройства обеспечивает необходимое быстродействие и позволяет выполнять в одном и том же устройстве все арифметические операции— сложение, вычитание, умножение, деление, а также все требуемые логические операции, что дает значительную экономию оборудования, 10
Предмет изобретения
1. Параллельное арифметическое устройство, содержащее регистры и логические элементы, отличающееся тем, что, с целью повыше15 ния быстродействия и экономии оборудования, оно состоит из двух пар регистров, разбитых на регистр суммы и регистр переносов каждая, выполненных на элементах с двухфазным управлением, причем выходы каждого разряда
20 первой и второй пар регистров соединены через схемы совпадения с, собственными входами, а также со входами трехвходовых сумматоров, выходы которых подключены на входы каждого разряда соответственно второй и пер25 вой пары регистров суммы и регистров переносов.
2. Устройство по п. 1, отличающееся тем, что с целью расширения его логических возможностей, выходы каждого разряда одной или
30 обеих пар регистров соединены также сосхемами совпадения, выходы которых подключены ко входам каждого разряда другой или других пар регистров, причем к указанным схемам совпадения и трехвходовым сумматорам
35 подсоединены управляющие шины, сигналы которых разрешают работу схем, необходимых для выполнения нужной операции.
242498
Су
Ст
Составитель Л. Скобелева
Техред Л. К. Малова Корректор Т. П. Лаврухина
Редактор Б. С. Панкина
Типография, пр. Сапунова, 2
Заказ 2141/11 Тираж 480 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Центр, пр. Серова, д. 4
