Устройство селекции двоичных чисел



Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел
Устройство селекции двоичных чисел

Владельцы патента RU 2675301:

федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" (RU)

Изобретение относится к области вычислительной техники и может быть использовано для выполнения селекции и идентификации меньшего, либо селекции и идентификации большего, либо селекции произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит 5×n мажоритарных элементов и 2×n элементов НЕ. 1 ил., 1 табл.

 

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны устройства селекции двоичных чисел (см., например, патент РФ 2300135, кл. G06F 7/02, 2007 г.), выполняющие селекцию большего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств селекции двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется идентификация большего, либо селекция и идентификация меньшего, либо селекция произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство селекции двоичных чисел (патент РФ 2363038, кл. G06F 7/02, 2009 г.), которое содержит мажоритарные элементы, 2×n элементов НЕ и выполняет селекцию и идентификацию меньшего, либо селекцию и идентификацию большего, либо селекцию произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит 7×n мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве селекции двоичных чисел, содержащем n групп элементов, каждая из которых содержит пять мажоритарных элементов и два элемента НЕ, причем в j-й () группе первый вход пятого, третий вход и выход i-го () мажоритарных элементов соединены соответственно с выходом первого, первым входом (i+2)-го мажоритарных элементов и входом (3-i)-го элемента НЕ, а третий вход i-го мажоритарного элемента первой группы и второй вход i-го мажоритарного элемента j-й группы подключены соответственно к i-му и третьему настроечным входам устройства селекции двоичных чисел, j-й и (n+j)-й входы которого соединены соответственно с первыми входами первого и второго мажоритарных элементов j-й группы, особенность заключается в том, что в j-й группе выход i-го элемента НЕ, третий вход (i+2)-го и второй вход пятого мажоритарных элементов соединены соответственно с вторым входом (i+2)-го, выходом i-го мажоритарных элементов и входом первого элемента НЕ, выход (i+2)-го мажоритарного элемента предыдущей группы подключен к третьему входу i-го мажоритарного элемента последующей группы, а третий вход и выход пятого мажоритарного элемента j-й группы соединены соответственно с четвертым настроечным входом и j-ым выходом устройства селекции двоичных чисел.

На чертеже представлена схема предлагаемого устройства селекции двоичных чисел.

Устройство селекции двоичных чисел содержит мажоритарные элементы 111, …, 15n и элементы НЕ 211, …, 22n, которые сгруппированы в n групп так, что j-я () группа содержит элементы 11j, …, 15j, 21j, 22j, причем третий вход элемента 1ij (), подключенного выходом к i-му входу элемента 15j, третьему входу элемента 1(i+2)j, входу элемента 2(3-i)j, и выход элемента 2ij соединены соответственно с первым и вторым входами элемента 1(i+2)j, выход элемента 1(i+2)k () подключен к третьему входу элемента 1i(k+1), а третий вход элемента 1i1, второй вход элемента 1ij, третий вход и выход элемента 15j соединены соответственно с i-ым, третьим, четвертым настроечными входами и j-ым выходом устройства селекции двоичных чисел, j-й и (n+j)-й входы которого подключены соответственно к первым входам элементов 11j и 12j.

Работа предлагаемого устройства селекции двоичных чисел осуществляется следующим образом. На его первом, …, четвертом настроечных входах фиксируются соответственно необходимые двоичные сигналы ƒ1, …, ƒ4 ∈ {0,1}. На его первый, …, n-й и (n+1)-й, …, (n+n)-й входы подаются соответственно двоичные сигналы xn-1, …, x0 ∈ {0,1} и yn-1, …, y0 ∈ {0,1}, которые задают подлежащие обработке n-разрядные двоичные числа xn-1…x0 и yn-1…y0 (xn-1, yn-1 и х0, y0 определяют значения старших и младших разрядов соответственно). Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух или на трех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на одном из трех входов мажоритарного элемента фиксируется 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на двух других его входах. На основании изложенного сигналы на выходах элементов 13j, 14j () и j-ом выходе предлагаемого устройства будут определяться выражениями

и

где ∨, , , # есть символы операций ИЛИ, И, НЕ, Maj; z101; z202. В представленной ниже таблице приведены значения реализуемых выражениями (1), (2) функций на всех возможных наборах значений их аргументов.

Анализ данных, приведенных в таблице, позволяет заключить, что при ƒ3=0: 1) z1j=0 (z2j=0) когда z1(j-1)=0 (z2(j-1)=0) или z1(j-1)=z2(j-1)=1 и xn-j<yn-j (z1(j-1)=z2(j-1)=1 и yn-j<xn-j); 2) z1j=1 (z2j=1) когда z1(j-1)=1 и z2(j-1)=0 (z2(j-1)=1 и z1(j-1)=0) или z1(j-1)=z2(j-1)=1 и xn-j≥yn-j (z1(j-1)=z2(j-1)=1 и yn-j≥xn-j); a также, что при ƒ3=1: 1) z1y=1 (z2y=1) когда z1(j-1)=1 (z2(j-1)=1) или z1(j-1)=z2(j-1)=0 и xn-j>yn-j (z1(j-1)=z2(j-1)=0 и yn-j>xn-j); 2) z1j=0 (z2j=0) когда z1(j-1)=0 и z2(j-1)=1 (z2(j-1)=0 и z1(j-1)=1) или z1(j-1)=z2(j-1)=0 и xn-j≤yn-j (z1(j-1)=z2(j-1)=0 и yn-j≤xn-j). Таким образом, при ƒ124=1, ƒ3=0 на первом и r-ом () выходах предлагаемого устройства с учетом (3) соответственно получим

и

Здесь и далее xn-1…xn-r+1 и yn-1…yn-r+1 - фрагменты n-разрядных двоичных чисел xn-1…х0 и yn-1…y0. Согласно (4), (5) предлагаемое устройство реализует операцию wn-1…w0=max(xn-1…x0, yn-1…y0) селекции большего из чисел xn-1…х0, yn-1…y0. При этом z1n=1 (z2n=1) когда xn-1…х0=max(xn-1…х0, yn-1…y0) (yn-1…y0=max(xn-1…xQ, yn-1…y0)), то есть предлагаемое устройство одновременно с селекцией выполняет идентификацию селектируемого числа. Если ƒ3=0, ƒ4=1 и ƒ1≠ƒ2, то согласно (3) и данных таблицы предлагаемое устройство воспроизводит операцию

селекции числа, назначенного сигналами ƒ1, ƒ2 (операцию мультиплексирования). Отметим, что wn-1…w0 - n-разрядное двоичное число, задаваемое двоичными сигналами w0, …, wn-1 ∈ {0,1} (wn-1 и w0 определяют значения старшего и младшего разрядов соответственно). При ƒ124=0, ƒ3=1 с учетом (3) имеем

Согласно (6), (7) предлагаемое устройство реализует операцию wn-1…w0=min(xn-1…х0, yn-1…y0) селекции меньшего из чисел xn-1…x0, yn-1…y0. При этом выполняется идентификация селектируемого числа, поскольку z1n=0 (z2n=0) когда xn-1…x0=min(xn-1…x0, yn-1…y0) (yn-1…y0=min(xn-1…x0, yn-1…y0)). Если ƒ3=1, ƒ4=0 и ƒ1≠ƒ2, то согласно (3) и данных таблицы предлагаемое устройство воспроизводит следующую операцию мультиплексирования:

Отметим, что указанное устройство содержит 5×n мажоритарных элементов и 2×n элементов НЕ.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство выполняет селекцию и идентификацию меньшего, либо селекцию и идентификацию большего, либо селекцию произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами, и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Устройство селекции двоичных чисел, содержащее n групп элементов, каждая из которых содержит пять мажоритарных элементов и два элемента НЕ, причем в j-й группе первый вход пятого, третий вход и выход i-го мажоритарных элементов соединены соответственно с выходом первого, первым входом (i+2)-го мажоритарных элементов и входом (3-i)-го элемента НЕ, а третий вход i-го мажоритарного элемента первой группы и второй вход i-го мажоритарного элемента j-й группы подключены соответственно к i-му и третьему настроечным входам устройства селекции двоичных чисел, j-й и (n+j)-й входы которого соединены соответственно с первыми входами первого и второго мажоритарных элементов j-й группы, отличающееся тем, что в j-й группе выход i-го элемента НЕ, третий вход (i+2)-го и второй вход пятого мажоритарных элементов соединены соответственно со вторым входом (i+2)-го, выходом i-го мажоритарных элементов и входом первого элемента НЕ, выход (i+2)-го мажоритарного элемента предыдущей группы подключен к третьему входу i-го мажоритарного элемента последующей группы, а третий вход и выход пятого мажоритарного элемента j-й группы соединены соответственно с четвертым настроечным входом и j-м выходом устройства селекции двоичных чисел.



 

Похожие патенты:

Изобретение относится к области радиотехники. Технический результат – схемотехническое упрощение, сокращение номенклатуры и числа используемых логических элементов, обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высоконадежных устройств и систем, применяющих мажоритарное резервирование.

Изобретение относится к технике связи и может быть использовано в приемниках циркуляционных односторонних сетей передачи данных с повторениями. Техническим результатом изобретения является повышение оперативности доведения сообщений в каналах связи циркулярных односторонних сетей передачи данных с повторениями, а также схемотехническое упрощение приемника сообщений, который достигается за счет того, что приемник содержит последовательно соединенные демодулятор, декодер и интерфейс представления данных, при этом декодер имеет дополнительный информационный выход, который связан с блоком накопления сообщений, который последовательно связан с блоком формирования векторов, блоком мажоритарных проверок и блоком формирования логических сообщений, при этом выход блока формирования логических сообщений связан со вторым информационным входом декодера, управляющий выход которого соединен с управляющим входом блока формирования векторов, а управляющий выход блока формирования векторов соединен с управляющим входом блока формирования логических сообщений.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Логический преобразователь предназначен для реализации простых симметричных булевых функций и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Логический преобразователь предназначен для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использован в системах цифровой вычислительной техники как средство преобразования кодов.

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др.

Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующего заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования.

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др.

Изобретение относится к вычислительной технике и может быть использовано для построения отказоустойчивых средств автоматики, функциональных узлов систем управления и др.

Изобретение относится к импульсной и вычислительной технике и может использоваться при построении самосинхронных комбинационных и вычислительных устройств, систем цифровой обработки информации, в первую очередь - в качестве элементов первого каскада дерева Уоллеса умножителей.

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в самосинхронных схемах. Технический результат изобретения заключается в обеспечении возможности использования устройства в самосинхронных схемах, в которых необходима реализация фазы гашения помимо рабочей фазы.

Изобретение относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначено для создания устройств троичной арифметики.

Группа изобретений относится к устройствам цифровой вычислительной техники, в частности к недвоичной схемотехнике, и предназначена для создания цифровых устройств троичной логики.

Изобретение относится к вычислительной технике и может быть использовано в отказоустойчивых, радиационно-стойких программируемых логических интегральных схемах (ПЛИС) для вычисления логических функций.

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС).

Изобретение относится к вычислительной технике и может быть использовано для вычисления систем логических функций в программируемых логических интегральных схемах (ПЛИС).

Изобретение относится к вычислительной технике и может быть использовано для вычисления логических функций в программируемых логических интегральных схемах (ПЛИС).

Изобретение относится к вычислительной технике, предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано как средство преобразования кодов.

Изобретение предназначено для воспроизведения функций многозначной логики и может быть использовано в системах вычислительной техники как средство обработки многозначных данных.

Изобретение относится к области вычислительной техники. Техническим результатом является эффективная балансировка рабочей нагрузки между различными исключительными контекстами выполнения.

Изобретение относится к области вычислительной техники и может быть использовано для выполнения селекции и идентификации меньшего, либо селекции и идентификации большего, либо селекции произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит 5×n мажоритарных элементов и 2×n элементов НЕ. 1 ил., 1 табл.

Наверх