Устройство для управления оперативной памятью

 

О П И С А Н И Е 29707О

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Соеетски»

Социалистических

Республик

Зависимое от авт. свидетельства ¹â€”

МПК б 1lc 9/00

Заявлено 31.VI I.1969 (М 1353779!18-24) с присоединением заявки ¹â€”

Приоритет

Опубликовано 02.Ill.1971. Бюллетень ¹ 9

Дата опубликования описания 5Х.1971

Комитет по делам и»обретений и открытий при Совете Мииистрое

СССР

УДК 681.327.02 (088.8) Автор изобретения

М. А. Карцев

Заявитель

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОПЕРАТИВНОЙ ПАМЯТЬЮ

Изобретение относится к области цифровой вычислительной техники, а именно к устройствам управления цифровых вычислительных машин, оперативная память (ОП) которых состоит из нескольких независимых блоков.

Предлагаемое устройство может быть применено в цифровых вычислительных машинах в качестве составной части устройства управления и в особенности в тех машинах, которые содержат несколько процессоров или предназначены для работы в составе вычислительных систем.

Известны устройства для управления оперативной памятью цифровых вычислительных машин, которая состоит из и независимых блоков, содержащие адресный регистр, разделенный на старшую и младшую части, и дешифратор сигналов разрешения обращения, вход которого присоединен к выходам младшей части адресного регистра, а выходы — ко входам управления блоков ОП.

При каждом обращении к ОП известное устройство может обеспечить выборку только одной ячейки, вследствие чего большое количество оборудования, имеющегося в каждом из и независимых блоков ОП (n комплектов усилителей, адресных коммутаторов, цепей контроля, источников питания, вспомогательных цепей), работает в среднем всего один раз за и тактов и не может быть использовано для повышения общей производительности машины.

Цель настоящего изобретения — обеспече. ние возможности выборки из ОП при одном

5 обращении одновременно от 1 до и ячеек по последовательным адресам, начиная от адреса, указанного в команде.

Отличие предлагаемого устройства состоит в том, что в нем на выходе старшей части

10 адресного регистра установлен преобразователь кода адреса, между выходом старшей части адресного регистра и адресными входами каждого из блоков ОП установлены управляемые сборки адресов, имеющие по

15 два информационных входа, один из которых соединен с выходом старшей части адресного регистра, а другой — с выходом преобразователя кода адреса, на выходе младшей части адресного регистра установлен дешифратор

20 сигналов управления сборками адресов, выходы которого соединены с управляющими входами в сборках адресов, между общими информационными входами записываемой в

ОП информации и входами записи блоков

25 ОП, а также между выходами чтения блоков

ОП и общими информационными выходами прочитанной из ОП информации установлены два кольцевых сдвигателя, управляющие входы которых соединены с выходом младшей

30 части адресного регистра, а в дешпфраторе

297070

65 сигналов разрешения обращения имеются дополнительные входы для информации о формате очередного обращения.

Это позволяет принимать в устройство управления ОП от других частей устройства управления машины при выполнении каждого обращения к ОП наряду с адресом также командную информацию о формате очередного обращения (целое число, показывающее, сколько ячеек ОП должно быть выбрано одновременно) и в соответствии с этой информацией выбирать из ОП одновременно, в течение одного обращения, от 1 до и последовательных ячеек, начиная от ячейки с заданным адресом.

Это может быть использовано для повышения производительности машины.

Блок-схема предлагаемого устройства показана на чертеже.

Устройство содержит адресный регистр 1, разделенный на две части — старшую 2 и младшую 8; преобразователь 4 кода адреса для увеличения на единицу содержимого старшей части адресного регистра; и управляемых сборок 5 адресов для передачи на адресные входы и блоков ОП либо содержимого старшей части адресного регистра 2, либо выходного кода преобразователя 4 кода адреса; дешифратор б сигналов управления сборками адресов; дешифратор 7 сигналов разрешения обращения для выработки управляющих сигналов для блоков ОП; входной сдвигатель 8 для кольцевого сдвига информации, записываемой в ОП; выходной сдвигатель 9 для кольцевого сдвига информации, прочитанной из ОП.

Входы адресного регистра 1 присоединены к выходам тех цепей 10 устройства управления машины, в которых формируется адрес очередного обращения к ОП.

Сборки адресов, имеющие информационные входы 11 и 12, включены между выходом старшей части 2 адресного регистра, к которому присоединены информационные входы 11, и адресными входами блоков

ОП 18.

Вход преобразователя 4 кода присоединен к выходу старшей части 2 адресного регистра, его выход соединен с информационными входами 12 сборок 5 адресов.

Вход дешифратора б присоединен к выходу младшей части 8 адресного региста, а выходы дешифратора б соединены со входами управления в сборках 5 адресов.

Вход 14 дешифратора 7 сигналов разрешения обращения соединен с выходом младшей части 8 адресного регистра, а вход 15 — с выходом тех узлов lб устройства управления машины, которые формируют информацию о формате обращения к ОП. Выходы дешифратора 7 сигналов разрешения обращения соединены со входами управления блоков

ОП 13.

Сдвигатель 8 установлен между общими информационными входами 17 записываемой

5 ю

З0

55 в ОП информации и входами записи блоков

ОП 18, а управляющий вход сдвигателя соединен с выходом младшей части 8 адресного регистра.

Сдвигатель 9 установлен между. выходамп чтения блоков ОП 18 и общими информационными выходами 18 прочитанной из ОП информации, à его управляющий вход также соединен с выходом младшей части 8 адресного регистраа.

На чертеже в изображении информационных входов и выходов сдвигателей 8 и 9 каждая линия соответствует группе из проводов, где т — количество разрядов в слове (ячейке) .

Преобразователь 4 кода адреса может быть выполнен по любой схеме параллельного комбинационного сумматора, на один из входов которого постоянно закоммутированы сигналы, соответствующие числу «+1», или в виде цепочки полусумматоров.

Сборки 5 адресов, дешифраторы б и 7, сдвигатели 8 и 9 могут бь ть выполнены в виде комбинационных схем из логических элементов.

Сборки 5 адресов построены так, что на выход сборки проходит либо код адреса с вь хода старшей части 2 адресного регистра 1, либо код адреса с выхода преобразователя 4 кода адреса — в зависимости от сигнала, подаваемого на управляющий вход сборки от дешифратора б сигналов управления сборками адресов.

Дешифратор б сигналов управления сборками адресов построен так, что для всех сборок адресов, соответствующих тем блокам ОП, номера которых меньше, чем код, содержащийся в младшей части 8 адресного регистра 1, формируется управляощий сигнал для передачи адреса, поступающего с выхода преобразователя 4 кода адреса, а для остальных сборок адресов — управляющий сигнал для передачи кода адреса, поступающего из старшей части 2 адресного регистра 1.

Дешифратор 7 сигналов разрешения обращения построен так, что для р блоков ОП, с последовательными номерами, начиная с номера, который соответствует коду, содержащемуся в младшей части 8 адресного регистра 1, формируются сигналы разрешения обращения, а для остальных блоков ОП разрешения обращения не выдается (р — информация о формате обращения, поступающая на вход

15 дешифратора, т. е. количество ячеек, которое должно быть выбрано при данном обращении).

Кольцевой сдвигатель 8 построен так, что он производит сдвиг поступающей информации вправо по кольцу на целое число слов, равное коду, содержащемуся в младшей части 8 адресного регистра 1.

Кольцевой сдвигатель 9 построен так, что он производит сдвиг выдаваемой информации влево по кольцу на целое число слов, равное

297070

65 коду, содержащемуся в младшей части 8 адресного регистра 1.

Устройство работает следующим образом.

В начале обращения к ОП адресный регистр 1 принимает от других цепей 10 устройства управления машины (от устройства расшифровки команды, от автономного устройства управления обменом с внешними каналами и т. д.) адрес очередного обращения, который можно представить в виде

Ап+а, где а — содержимое младших разрядов адреса, указывающее на номер блока ОП, соответствующий данному адресу, 0(a

А — содержимое старших разрядов адреса, указывающее на номер ячейки в выбранном блоке, соответствующей данному адресу, О(

ОП, номера которых больше или равны а, получают управляющий сигнал для передачи на выход кода со входа 11 (т. е. величины А), а связанные с блоками ОП, номера которых меньше а, получают сигнал для передачи кода адреса со входа 12 (т. е. величины А+1). В результате в блоке ОП с номером а выбирается ячейка с адресом Ап+а, в блоке ОП с номером а+1 — ячейка An+1 ..., в блоке ОП с номером и — 1 — ячейка с адресом Ап+и — 1, в блоке ОП с номером 0 — ячейка Ап+и..., в блоке ОП с номером а — 1 — ячейка с адресом An+a+n — 1; иначе говоря, одновременно выбираются п последовательных ячеек ОП, по одной в каждом блоке, начиная от ячейки с заданным адресом An+à и до ячейки с адресом (Ли+а) -+- (и — 1) включительно.

Дешифратор 7 дает сигнал разрешения обращения р блокам ОП: тому блоку, в котором находится заданный адрес Аи+а, и еще р — 1 блокам, содержащим ячейки с последующими адресами (Ап+ а+1, An+a+2 ..., Ап-, + а+р — 1), где p — количество ячеек ОП, составляющее формат обращения. Beëè÷èна р поступает на входы дешифратора 7 от узлов 1б устройства управления машины в начале обращения к ОП одновременно с поступлением на входы адресного регистра 1 адреса обращения к ОП.

Код величины а, содержащийся в младшей части 8 адресного регистра 1, управляет также работой сдвигателей 8 и 9. Сдвигатель 8 при этом производит кольцевой сдвиг поступающей на запись информации на а слов вправо, а сдвигатель 9 производит кольцевой сдвиг информации, получаемой с выходов чтения блоков ОП, на а слов влево.

В результате сдвигатель 8 передает тот код, который содержится в первом слове входной информации, блоку ОП с номером а, то есть блоку, содержащему ячейку с заданным адресом обращения (Ап+а). Код, содержащийся в следующем по порядку слове входной информации, передается блоку ОЗУ с номером а+1 (mod п), то есть тому блоку ОП, в котором расположена ячейка со следующим по порядку адресом An+a+1 и т. д. В случае, если формат данного обращения р меньше, чем количество п блоков ОП, p(n, то на последних (n — р) m разрядах общих информационных входов 17 сдвигателя 8 могут быть произвольные сигналы, потому что блоки ОП, в которые попадает информация с этих входов (блоки, в которых находятся ячейки с адресами Ап+

+а+р, Ап+а+р+1, ..., Ап+а — 1), не получают от дешифратора 7 сигналов разрешения обращения.

Аналогичным образом сдвигатель 9 передает на свой выход в качестве первого слова информацию, прочитанную блоком ОП с номером а, то есть тем блоком ОП, в котором находится ячейка с заданным адресом обращения (Ап+а), в качестве второго слова— информацию, прочитанную блоком номер а+1 (mod n), то есть из ячейки со следующим по порядку адресом (Ап+а+1) и т. д. Естественно, что когда формат обращения р меньше, на последних выходах сдвигателя 9 не получается полезной информации, потому, что соответствующие блоки ОП (содержащие ячейки с адресами Ап+а+р, Ап+а+р+1, ..., Ап+а+

+п — 1) не получают от дешифратора 7 сигчалов, разрешающих обращение.

Предмет изобретения

Устройство для управления оперативной памятью, выполненной в виде п блоков памяти, содержащее адресный регистр, разделенный на старшую и младшую часть, и дешифратор сигналов разрешения обращения, вход которого присоединен к младшей части адресного регистра, а выходы — к входам управления соответствующих блоков оперативной памяти; отличающееся тем, что, с целью обеспечения возможности выборки одновременно от 1 до и ячеек по последовательным адресам, начиная от адреса, заданного в команде, оно содержит сборки адресов, дешифратор сигналов управления сборками адресов и преобразователь кода адреса, вход которого присоединен к выходу старшей части адресного регистра, а выход — к одним из входов сборок адресов, причем вторые входы сборок адресов соединены с выходом старшей части адресного регистра, а управляющие входы сборок адресов соединены с соответствующими выходами дешифратора сигналов управления сборками адресов, вход которого связан с выходом младшей части адресного регистра, при этом между информационными входами и входами записи блоков оперативной памяти и между выходами чтения блоков оперативной памяти и информационными выходами установлены кольцевые сдвигатели, а в дсшифраторе сигналов разрешения обращения выполнены дополнительные входы, связанные с узлом управления.

Г

Составитель В. М. Щеглов

Редактор Ю. Д. Полякова Техред Е. Борисова Корректор Т, А. Абрамова

Заказ 1115/10 Изд. № 443 Тираж 473 Подписное

ЦНИИПИ Комитета по делам изобретений н открытий при Совете Министров СССР

Москва, Ж-35, Раушская наб., д. 4 5

Типография, пр. Сапунова, 2