Устройство для проверки ферритовых матриц оперативных запоминающих устройств
с.
ОП ИСАНИЕ
ИЗОБРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
364030
Союз Советских
Социалистических
Республик
Зависимое от авт. свидетельства ¹
Заявлено 27.VI1.1970 (№ 1471755, 18-24) с присоединением заявки №вЂ”
Приоритет—
А3 I,т G 11с 29, 00
G 11с 11 02
Комитет по делам изобретений и открытий при Совете Министров
СССР JIi 681.д27.17(088.8) Опубликовано 25.Х11.1972. Бюллетень ¹ 4 за 1972.
Дата опубликования описания 19.И.1973
Автор изобретения
Ф. И. Пашковский
Заявитель
УСТРОЙСТВО ДЛЯ ПРОВЕРКИ ФЕРРИТОВЫХ МАТРИЦ
ОПЕРАТИВНЫХ ЗАПОМИНАЮЩИХ УСТРОЙСТВ
Изобретение относится к области запоминающих устройств.
Известно устройство для проверки ферритовых матриц оперативных запоминающих устройств, содержащее регистр адреса, подсоединенный к блоку дешифраторов, выход которого подключен к блоку формирователей импульсов тока, блок считывания и контроля, подсоединенный к блоку управления, состоящему из схемы однократного цикла проверки ферритовых сердечников матрицы, генератора импульсов и схемы временной последовательности импульсов.
Предложенное устройство отличается от известного тем, что в него введен триггерньш регистр количества дефектов, установочные входы которого соединены с первым выходом схемы временной задержки. Вход схемы подсоединен к выходу схемы однократного цикла проверки ферритовых сердечников матрицы, а второй выход этой схемы временной задержки — к первому входу схемы «И», второй вход которой подключен к генератору импульсов, а выход — к схеме временной последовательности импульсов.
Это позволяет повысить быстродействие устройства.
На чертеже показана блок-схема устройства для проверки ферритовых матриц оперативных запоминающих устройств.
Устройство содержит блок 1 считывания и контроля; регистр 2 адреса; блок 8 дешифраторов; блок 4 формирователей импульсов токов; блок 5 управления, в которьш входят схема б однократного цикла проверки ферритовых сердечников матрицы, генератор 7 импульсов, схема 8 временной последовательности импульсов; схему 9 временной задержки; схему «И» 10 и регистр 11 количества дефекIp тов, состоящий из триггеров 12, 18 и 14.
Блок 1 считывания и контроля предназначен для усиления сигналов с феррптовых сердечников матрицы до стандартного уровня и контроля соответствия считываемой и записанной информации. Он соединен с обмотками считывания проверяемой матрицы и блоком 5 управления (соединение с проверяемой матрицей и сама матрица на чертеже не показаны).
Регистр 2 адреса, предусмотрениьш для последовательного выбора всех обмоток двух координат матрицы, представляет собой ряд триггеров, работающих в режиме счетчика. Он сосдииеll с блоками дешифраторов 3 и "!!pBBления 5.
Блок 8 дешифраторов служит для преобразования потенциалов триггеров регистра адреса в импульсы возбуждения соответствующих токовых ключей, с помощью которых осуществляется выбор определешгой обмотки зо данной координаты матрицы. Блок 8 соединен
364030
3 с блоками формирователей 4 импульсов токов и управления 5 и проверяемой матрицей.
Блок 4 формирователей импульсов токов формирует импульсы токов чтения, записи, запрета. Его вход соединен с блоком 5 управления.
Блок 5 управления предназначен для выработки необходимых импульсов и потенциалов, управляющих работой остальных блоков устройства, Схема б определяет конец однократного цикла проверки всех ферритовых сердечников матрицы. Вход этой схемы соединен с выходом регистра 2 адреса, а выход — с входом схемы 9 временной задержки. Схема б выдает сигнал в конце каждого цикла проверки.
Генератор 7 импульсов выдает импульсы с определенной частотой. Первый выход 15 схемы 9 временной задержки соединен с входами
1б установки триггеров 12, 18 и 14 в нулевое состояние, а второй выход 17 — с первым входом 18 схемы «И» 10. Выход генератора 7 импульсов связан с вторым входом 19 схемы
«И» 10.
Схема 8 временной последовательности импульсов образует временную последовательность при наличии сигнала на ее входе. Она соединена с выходом схемы «И» 10. Схема 9 временной задержки при срабатывании изменяет на втором выходе потенциал с разрешающего на запрещающий на время, которое должно быть достаточным для восприятия оператором определенной индикации (1 сек).
Схема «И» 10 выдает импульс при наличии на первом входе 18 разрешающего потенциала. Счетный вход 20 триггера 12 соединен с выходом блока 1 считывания и контроля. Сигнал по этому входу поступает при несоответствии считываемой и записанной информации при обращении к определенному ферритовому сердечнику матрицы, т. е. к дефектному ферритовому сердечнику. Триггеры 12, И и 14 образуют обычный двоичный счетчик.
Регистр 11 количества дефектов работает следующим образом. В конце каждого цикла проверки сигналом со схемы 9 триггеры 12, И и 14 устанавливаются в состояние «О». После этого каждый сигнал на выходе блока 1 учитывается регистром 11 количества дефектов соответствующим изменением состояний этих триггеров. При срабатывании схемы б срабатывает и схема 9 временной задержки. Это приводит к отключению генератора 7 от схемы 8 за счет изменения потенциала на первом входе 18 схемы «И» 10. В конце временной задержки по первому выходу 15 схемы 9 происходит установка триггеров 12, 18 и 14 в состояние «О». Кроме того, на первом входе 18 схемы «И» 10 изменяется потенциал на разрешающий и снова начинается запуск временной последовательности импульсов. Далее цикл повторяется.
Предмет изобретения
Устройство для проверки ферритовых матриц оперативных запоминающих устройств, содержащее регистр адреса, подсоединенный к блоку дешифраторов, выход которого подключен к блоку формирователей импульсов тока, блок считывания и контроля, подсоединенный к блоку управления, состоящему из схемы однократного цикла проверки ферритовых сердечников матрицы, генератора импульсов и схемы временной последовательности импульсов, отлача ощееся тем, что, с целью повышения быстродействия, оно содержит триггерный регистр количества дефектов, установочные входы которого соединены с первым выходом схемы временной задержки, вход которой подсоединен к выходу схемы однократного цикла проверки ферритовых сердечников матрицы, второй выход схемы временной задержки сое40 динен с первым входом схемы «И», второй вход которой подключен к генератору импульсов, а выход — к схеме временной последовательности импульсов.
364030
Составитель Ю. Сериков
Редактор И. Грузова Техред Ю. Баранов Корректоры Е. Михеева н Г. Запорожец
Заказ 203 Изд. М l079 Тираж 403 Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4/5
Загорская типография
I
I
l
I
I
I
1
L 1
1
51"
1
l !
1
