Патент ссср 402866

 

оп п

ИЗОБРЕТЕНИЯ

CoIo3 С ее скизе

Сециалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №вЂ”

М. Кл. G 06f 5/00

Заявлено 01.Х1.1971 (№ 1710065!18-24) с присоединением заявки №вЂ”

Приоритет

Опубликовано 19.Х.1973. Бюллетень ¹ 42

Дата опубликования описания 2.IV.1974

Гасударственный комитет

Совета Министров СССР но делам изобретений и открытий

УДК 681.325.53(088.8) Автор изобретения

В. К. Терещенко

Заявитель

Научно-исследовательский проектно-конструкторский и технологический институт комплектного электропривода

ПОЛУМАТРИЦА МНОГОТАКТНОГО ДЕШИФРИРОВАНИЯ

Изобретение относится к области автоматики и вычислительной техники и предназначено для последовательного (многотактпого) дешифрирования кодов многосимвольных слов.

Известно устройство многотактного дешифрирования многосимвольных слов, где слова записаны в оперативном запоминающем устройстве (ОЗУ), а процесс дешифрирования требует многократного обращения к этой памяти; при этом для запоминания одного символа из каждого слова используется несколько двоичных элементов ОЗУ.

Предложенное устройство выполнено иа однотипных ячейках и отличается тем, что входы первых схем совпадения всех ячеек данной ступени полуматрицы соединены с выходом усилителя соответствующей ячейки предыдущей ступени полуматрицы, нулевые выходы входных триггеров всех ячеек данной ступени полуматрицы соединены со входами схемы

«ИЛИ» той же ячейки предыдущей ступени полуматрицы; шины сигналов окончания слова и сброса соединены соответственно со входами вторых схем совпадения и нулевыми входами входных триггеров всех ячеек полуматрицы.

Это позволяет упростить устройство благодаря тому, что для запоминания одного сколь угодно длинного слова используется только одна ячейка дешифратора; повысить его быстродействие, исключив многократные обращения к ОЗУ; расширить его функциональные возможности за счет любого расширения числа терминов в словаре информационной машины.

На фпг. 1 изображена схема предложенного устройства с двумя ступенями дешифрации;

10 на фиг. 2 — с.,сма ячейки полуматрицы; на фиг. 3 — ее условное обозначение.

Устройство содержит (фиг. 1) шину сигнала «разрешсние» (для первой ступени полуматрицы), входные шины 2 символов «а, К

15 с,..., и» входного алфавита, шины 3 и 4 сигналов окончания слова и сброса соответственно; ячейку 5, образующую первую ступень полуматрицы и дсшифрирующую символ «а» (тем самым предполагается, что данная по20 луматрица дсшифрируст слова, начинающиеся с одного и того жс символа «а»); ячейки 6 — 10, образующие вторую ступень полуматрицы и дешифрирующие двухсимвольные слова «аа, ab, ac,..., ат»; прямые

25 выходы 11 полуматрицы.

Ячейка полуматрицы содержит (фиг. 2) первую схему совпадения 12, входной триггер 13 с усилителем 14, вторую схему совпадения 15, выходной триггер 16, схему «ИЛИ» 17, входы

30 18 и 19, выходы 20 — 23.

402866

Принцип действия ячейки многотактного дешифратора (фиг. 2) следующий: в исходном состоянии оба его триггера, 13 и 16, находятся в нулевых состояниях, а на входе 18 отсутствует сигнал «разрешение»; в этом случае поступление соответствующих сигналов на входы 2, 3 и 4 (в каком бы порядке эти сигналы ни подавались) не изменяет состояния ячейки; нормальный рабочий цикл ячейки заключается в том, что она должна принять последовательно один за другим сигналы: «разрешение» по шине 18, «символ» по шине 2, «окончание слова» по шине 3; после сигнала

«окончание слова» схема выдает выходные потенциальные сигналы: прямой — на выходе 20 и инверсный — на выходе 21, которые могут сохраняться сколько угодно долго триггером

16 и только сигналом «сброс» могут быть сброшены; любое нарушение порядка следования входных сигналов не приведет к срабагыванию ячейки и появлению сигналов на выходах 20 и 21. Полуматрица многотактного дешифрирования представляет собой древовидную (иерархичную) структуру, где входы «разрешение» последующих ячеек подключаются к выходам сигналов «разрешение» одной соответствующей предыдущей ячейки дешифрирования, а все сигналы обратных связей с последующих ячеек полуматрицы подаются на вход сброса входного триггера 13 ячейки предыдущей ступени; количество ячеек в составленной таким образом полуматрице подсчитывается по формуле;

° + + г+ в+ + и + + пп — 1 где т — количество символов входного алфавита; п — максимальное дешифрируемое количество разрядов в слове (максимальная длина слова, выраженная в количестве разрядов).

Число k показывает, какое общее количество различных сочетаний может различить данная дешифрирующая структура, независимо от того, какое количество разрядов содержится в том или ином сочетании (нужно только, чтобы количество разрядов дешифрируемого сочетания было не больше n)

Принцип действия полуматрицы многотактного дешифрирования заключается в том, что срабатывание входного триггера 13 каждой предыдущей ячейки подготавливает для срабатывания входные триггеры последующих ячеек; любая последующая ячейка (кроме самой начальной в дешифрирующей полуматрице) не может установиться в единичное состояние до тех пор, пока предыдущая ячейка не даст ей разрешения на срабатывание через схему совпадения 12.

Обычно на выходе полуматрицы необходимо получать импульсные сигналы, последовательно размещенные во времени, но выдаваемые на разных выходных шинах после дешифрации каждой последовательности (слова) в зависимости от того, какие слова-сочетания были поданы для дешифрации; в этом случае должен быть обеспечен последовательный сброс выходных триггеров ячеек полуматрицы единым сигналом сброса по шине 4 (фиг. 1 и 2).

Однако в предложенном устройстве в принципе возможно дешифрировать и временно запомнить результаты дешифрации сразу целой группы слов (предложения) и только после этого сделать сброс, то есть сигналы сброса подавать только поле дешифрации целой группы слов; в этом случае импульсные сигналы дешифрации появятся в момент сброса одновременно на нескольких выходах полуматрицы.

Предмет изобретения

Полуматрица многотактного дешифрирования, состоящая из однотипных ячеек, каждая из которых содержит входной триггер, входы которого соединены с выходами первой схемы совпадения и схемы «ИЛИ», единичный выход входного триггера соединен через усилитель и вторую схему совпадения с единичным входом выходного триггера, вход первой схемы совпадения соединен со входной шиной соответствующего символа, отлича ощаяся тем, что, с целью упрощения устройства, повыше ия быстродействия и расширения функциональных возможностей, входы первых схем совпадения всех ячеек данной ступени полуматрицы соединены с выходом усилителя соответствующей ячейки предыдущей ступени полуматрицы, нулевые выходы входных триггеров всех ячеек данной ступени полуматрицы соединены со входами схемы «ИЛИ» той же ячейки предыдущей ступени полуматрицы, шины сигналов окончания слова и сброса соединены соответственно со входами вторых схем совпадения и нулевыми входами входных триггеров всех ячеек полуматрицы.

402866

4и8. 2

)m

Составитель В. Игнатущенко

Редактор Б. Нанкина Техред А. Камышникова Корректор В, )Колудева

Заказ 668/4 Изд. № 2084 Тираж 647 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2