Устройство управления цифровой вычислительной машины

 

ОЛ ИГРАНИ Е

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<>428383

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства— (22) Заявлено 01.09.72 (21) 1824051 18-24 с присоединением заявки .%— (32) Приоритет—

Опубликовано 15.05.74. Бюллетень М 18

Дата опубликования описания 02,06.75 (51) М. 1хл. 60619 06

Государственный комитет

Совета Министров СССР (53) УДЕ 681.326.06 (088:8) по делам изобретений и открытий (72) Автор изобретения

А, В. Палагии

Ордеиа Ленина институт кибернетики (71) Заявитель (54) УСТРОЙСТВО УПРАВЛЕНИЯ ЦИФРОВОЙ

ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ

Изобретение относится к вычислительной технике и может б>ыть использовано при конструировании,цифровых вычислительных устройств и систем.

Из вестио устройство управлепия цифровой вычислительиой машины, .содержащее счетчик команд, регистр команд, регистр адреса, дешифратсры адресов Х и У, адрес|иые ключи, формирователи, блок памяти, приемный регистр, узел формирования записи, блок памяти,и регистр серии команд.

Для повышения быстродействия и сокращения оборудования предлагаемое устройство содержит блок форсмировапия последующей команды, входы которого соединены соответственно с выходом регистра серии команд и .вторым,и третьим входами устройства, а его выходы подключены соответственно к первому и второму входам регистра команд.

Схема предлагаемого устройства приведена на чертеже.

В состав устройства входят счетчик 1 команд, регистр 2 адреса, дешифратор 8 адреса Х, дешифратор 4 адреса У, адресные ключи 5, адресные форгмиpoBBTcëè 6, узел 7 формирования заквиои, блок 8 памяти, усилители 9 считывания, приемиый регистр 10, регистр П серия команд, блок 12 формирования последующей команды, состоящий из схемы 18 поразрядпого сравнеиия, сдвп гаюгцего регистра 14, схемы 15 совпадения, схемы 16 «НЕ», схемы 17 совпадеиия, регистр 18 команд. Первый,вход устройства 19 соедишеи со в одом счетчика 1 команд для подачи сигнала суммирования «1» к записанному в счетчике коду.

Первый выход 20 устройства под.ключеп и выходу регистра 18 команд, выход приемного регистра 21 является вторым выходом устройства, а входы 22 и 28 схем совпадения 15 и !7 являются вторым и третьим входами устройства, на которые поступают сигпалы от блока выраоотки микрокоманд управления.

На каждом очередном цикле код предыдущей команды записан в регистре 18. 1ход номера серии команд с выхода счетчнка 1 команд, подается па вход регистра 2 адреса, а к содер>кимому счетчика 1 по сигналу, поступающему иа вход устройства 19, пр бавляется «един ша». Выходы младших и старших разрядов кода адреса расшифровываются соответствеиио,дешифраторами 8 и 4 адреса, определяющими местополо>кение ячейки памяти (в координатах .; и !1) в блоке 8 памяти, соответствующее этому коду. Выходные сигналы дешифраторов 8 и 4 поступают па,входы адресных формирователей 6 и ключей 5, выраоатываюпгих ток считывания в выбранной ячейке блока 8,,ранящей кэд серии команд. Выходные сигilëëû блока 8 уси428383 ливаются pñèëèòeëÿìè 9 считывания и постiпают на вход регистра 10. Далее принятый код регенерируется в ячейку блока 8, из которой он подается на вход регистра 11. Предварительно в младший разряд регистра 14 по специальному, входу (на чертеже не показан) записывается «единнца». При установке кода в,регистре 11 схема 18 поразрядного сравне,ния производит сравнение кодов, записанных в регистрах 11 и 14. При отсутствии «единицы» в младшем разряде регистра 11 с ема

И вырабатывает на выходе сигнал несс впадения, который через схему «I-IE» 1б .подает я на вход схемы 15 совпадения .как оигнал разрешения микрокоманды поразрядного сдвига (вход 22), Прл этом «единица» сдвигается в следующий разряд регистра 14. Сдв иги лроисходят до того момента, пока на выходе схемы 18 не появиться сигнал совпадения, свидетельствующий о том, что сдвигаемая «е„ ини- 20 ца» репистра 14 сов пала с «единицей» в ближайшем к младшему разряде кода регистра 11.

Номер этого разряда, определяемый положением «единицы» в коде регистра 14, является номером разряда кода адреса предыдущей команды, значение которого необходимо инвертировать для получения кода адреса последующей команды. Для этого при наличии сигнала, поступающего со входа 23 на вход схемы 17, псступает управляющий оиг:шл ЗО (вход 22), по которому в регистре 18 команд ин вертируется значение разряда, поступившего с выхода регистра 14.

На этом оканчивается цикл формирования первой команды. 35

Работа устройства по формированию следующих команд серии происходит аналогичН0 до тех пор, пока «единица» в регистре

14 не переместится в крайний старший раз,ряд. При этом она циклически передается снова в младший разряд регистра 14, одновременно являясь сигналом обращения за следующим кодом формирования серии команд н т. д.

Предмет изобретения

Устройство управления цифровой вычислительной машины, содержащее счетчик команд, первый вход которого соединен с выходом регистра команд и первым выходом устройст.ва, второй вход — с первым, входом устройства, а выход связан со входсм регистра адреса, подключенного через дешифраторы адресов Х и У, адресные ключи и формирователи к адресным входам блока памяти, выход которого через усилители считывания соединен со входом приемного регистра, первый вход которого подключен через узел формирования записи к информационному входу блока памяти, а второй и третий входы связаны соответственно со,вторым выходом устройства входом регистра серии команд, отлича оиееся тем, что, с целью увеличения быстродействия н сокращения оборудования, опо содержит блок формирования последуюц,ей команды, входы которого соединены соответственно с выходом регистра серии команд и вторым и третьим входами устройства, а его выходы подключены соответственно к первому и второму входам регистра команд.

428383

Составитель В. Кульков

Техред Т. Курилка

Корректор И. Симкииа

Редактор Л. Тюрина

Тип. Харьк. фил. пред. «Патент»

Заказ 63/385 Изд. М 1577 Тираж 62:1 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, )К-35, Раушская наб., д. 4!5