Патент ссср 433511

 

О П И С А Н И Е (») 4335ll

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 26.11.71 (21) 1718130/18-24 с присоединением заявки № (32) Приоритет

Опубликовано 25.06.74. Бюллетень № 23

Дата опубликования описания 18.11.74 (51) М. Кл. б 06j 1/02

Государственный комитет

Совета Министров СССР по делам нзсоретении и открытий (53) УДК 681.325.5 (088.8) (72) Авторы изобретения

О. Б. Макаревич, В. Н, Барабанов и Б. Г. Спиридонов

Таганрогский радиотехнический институт (71) Заявитель (М) ЦИФРОВОИ ИНТЕГРАТОР

15 ш„=т +т „ т,=m +L „ рИ

2Р гДе Lp—

m„„—

mu.—

Изобретение относится к области вычислительной техники и может быть использовано при создании цифровых интегрирующих машин, Известен цифровой интегратор, осуществляющий операцию интегрирования с автоматическим изменением масштабов переменных и содержащий регистр подынтегральной функции, выход которого соединен с первым входом сумматора, второй вход которого подключен к первому входу цифрового интегратора, блок умножения, первый вход которого соединен со вторым входом цифрового интегратора, выход блока умножения через блок приращения подключается к первому выходу цифрового интегратора, второй и третий выходы, третий и четвертый входы которого соединены соответственно с первыми выходами и первыми входами блока признаков и блока коррекции, второй вход блока коррекции подключен ко второму выходу блока признаков.

Однако функциональные возможности этого интегратора ограничены в том смысле, что не позволяют осуществить в нем анализ содержимого у-регистра, а следовательно, скорректировать разрядность этого регистра и масштаб подынтегральной функции.

Целью изобретения является расширение функциональных возможностей цифрового интегратора.

Это достигается путем введения дополни5 тельных блоков: блока анализа, следящего за информацией в у-регистре и определяющего возможность изменения длины разрядной сетки и масштаба подынтегральной функции, и блока сдвига, осуществляющего перемас10 штабирование у-регистра согласно приказам, приходящим из блока коррекции.

Известно, что каждому цифровому интегратору соответствуют следующие масштабные соотношения. количество разрядов, используемых в регистре подынтегральной функции, масштабный коэффициент подынтегральной функции масштабный коэффициент приращения по входу Лх, масштабный коэффициент приращения по входу Лу, масштабный коэффициент выходного приращения Лг.

433511

В известных цифровых дифференциальных анализаторах эти масштабы расчитываются при подготовке задачи к решению и в дальнейшем не изменяются. Такой выбор масштабов не может обеспечить высокой скорости и точности решения на достаточно большом интервале интегрирования. О состоянии функции на данном шаге интегрирования можно судить по следующим признакам:

1. возможности увеличения масштаба функции

j 1, если Y„, (0,5

1 О, если У„,)0,5, где ууаш — машинное значение подынтегральной функции;

2. возможность увеличения длины разрядной сетки машины ! 1, если L (и„, (О, если L „=п„, gIp. пмаш — реальная длина разрядной сетки машины;

< 1, если Ери)п„„„ с = —

I, 0, если Е „= и„„„, где п„„„, — количество разрядов, отведенное для приращения интеграла;

4. переполнение разрядной сетки

1, если Y„,) 1

9=

О, если Y„, (1.

Все эти признаки вырабатываются в блоке анализа и передаются в блок признаков, где они являются исходными величинами для определения возможности увеличения масштабных коэффициентов

В, =В \/Ею

В ю =Eu1 (2)

В, = BL V Bm.Е„ где Ви Bäè В ри признаки возможности увеличения масштабных коэффициентов, которые подаются в блоки признаков других решающих блоков согласно схеме коммутации;

Е, Е, Ери — признаки возможности увеличения тех же масштабных коэффициентов, приходящих из других решающих блоков.

Кроме того, информация о возможности увеличения масштабных коэффициентов Еи, Е и, Ери, а также признаки В,„, Bi, ау., <р поступают в блок коррекции, где на их основе решаются уравнения коррекции системы масштабных соотношений (1): а =а Е, l„d,Ub (d»l,U1 Ud,)V

Q(a Ub ) (Е, 1 Vd,) b»= Е»(ат(1»А.\/d»U1,) \/Ьт 1»1. V

1,/а /Ь )(а„ /1,)) а =а Ы (1 /В ) /а /Ь 1 Br. то

Ьу — (bòló \/ m V bmdyl Ey а, = am (Е„1„3, / d„U 1,) V Ь Е„)(Х d, /(а Ьт) (Е.(1.Ud,),/1. 1,) (3)

Ь, =. Е, (aml+, U bm (d» i., U l„U d,) / / а / b 1„) а — Ь 1 (Е /д ) /(а,/Ь )г1 .Е

Ь =а дуВь\/(а Ub )1 bl.

a = (р 1 Е,l„d, /dP ас) (d„ l, U, Е.(,Vd.))(В,U1,) Ьт (1д \/ а » / А 1у) (1»dz \/ Е» (1 V 1»)) Х

>< (Ы(ЦВ 1/а ) (Е 1, Ud х )). где а„, a„, а, — отрицательные, ab„, b„, b,— положительные приращения масштабных коэффициентов;

mq, три, ти — соответственно, выработан25 ные в данном блоке коррекции и передаваемые в блоки коррекции других решающих блоков, соединенных с данным по схеме набора задачи; д„Ы„, Й,— отрицательные, а1„, 1„> 1,— поло30 жительные приращения этих же масштабных коэффициентов, получаемые данным блоком коррекции из других;

am, (Ь„„) — отрицательное (положительное) приращение масштабного коэффициента т

Ури подаваемое из блока коррекции в блок сдвига, как приказ на уменьшение вдвое (увеличение вдвое) машинного значения функции; а, (b ) — отрицательное (положительное) приращение количества разрядов, отводимых

40 под представление подынтегральной функции, подаваемое из блока коррекции в блок сдвига как приказ на уменьшение (увеличение) на один разряд используемой длины разрядной сетки у-регистра цифрового интегратора.

45 Очевидно, блок коррекции, решая систему уравнения (3), позволяет согласовать изменение масштаба функции и используемой длины разрядной сетки цифрового интегратора с масштабами входных и выходных прираще50 ний.

На чертеже приведена функциональная схема интегратора.

Он состоит из регистра 1 нодынтегральной функции, выход которого соединен с входом 2

55 сумматора 3, с входами вентилей 4 и 5, линией 6 задержки, входом вентиля 7 и инвертора 8 схемы 9 выявления переполнения блока 10 анализа. Выходы линии 6 задержки и инвертора 8 соединены с входами вентиля 11.

60 Кроме того, выход линии задержки 6 через инвертор 12 соединен с входом вентиля 7, второй вход которого подключен к выходу регистра 1, а выход соединен с входом вентиля 13, ко второму входу которого подключен вы65 ход вентиля 11, а выход соединен с входами

433511

5 вентилей 14 и 15. Выходы вентилей 4, 5, 1:, 15 шинами 16 связи соединены с входами блока 17 признаков и блока 18 коррекции.

Блок 17 признаков соединен шинами 19 связи с выходами блоков признаков других решающих блоков, соединенных с данным, шинами 20 — с входами блоков признаков этих жс блоков, а шинами 21 связи — с входом блока 18 коррекции, вход которого соединен шинами связи 22 с выходами блоков коррекции других решающих блоков, один из выходов — шинами связи 23 с входами этих же блоков, а другой шинами связи 24 соединен со входами схемы сборки и вентилей 25 — 30 блока 31 сдвига. На вторые входы вентилей

25, 27, 29 подается выход триггера-маркера

32, а вторые входы вентилей 26, 28, 30 соединены с инверсным выходом этого же триггера. Выходы вентилей 25 — 30 соединены с входами схем сборки 33, 34, 35, выходы которых соединены соответственно с входами вентилей 36, 37 и 38, вторые входы которых соединены с выходом сумматора 3, а выход вентиля 36 соединен через линию задержки 39 с входом схемы 40 сборки. На второй вход этой схемы подключен выход вентиля 37, а выход через линию 41 задержки соединен с входом вентиля 42. На второй вход вентиля 42 подключен выход схемы сборки 43, а выход соединен с входом схемы сборки 44, второй вход которой соединен с выходом вентиля 38, а выход соединен с входом регистра 1, входом триггера-маркера 32 и входом блока 45 умножения. На второй вход 46 этого блока подается приращение независимой переменной, а выход соединен с входом блока 47 приращений. Выход этого блока соединен с входом

48 сумматора 3 или с входом 46 блока умножения 45 других решающих блоков, соединенных с данным согласно схеме коммутации.

Входы 49 — 52 вентилей 14, 15, 4, 5 являются входами сигналов U»„U,„, Уд, U,L ñooòветственно. Вход 53 схемы 43 сборки является входом сигнала U»,. Триггер-маркер 32 устанавливается в нуль по шине 54.

Цифровой интегратор обрабатывает информацию, представленную в модифицированном дополнительном коде, Информация продвигается младшими разрядами вперед.

Работает цифровой интегратор следующим образом.

На каждом шаге решения блок 10 анализа с помощью вентиля 4 и импульса на входе 51 (Ув ), соответствующего младшему значащему разряду регистра 1, определяет возможность увеличения длины разрядной сетки регистра 1, с помощью вентиля 5 и импульса на входе 52 (У. ), соответствующего выбранной минимальной длине разрядной сет и, он определяет возможность уменьшения длины разрядной сетки, с помощью схемы 9 вырабатывает сигнал переполнения

9=U„U. iVU„U. i, 10

6 где U U > (U, U <) — старший и младший знаковые разряды кода (инверсные знаковые) разряды и сигналы возможности увеличения масштаба подынтегральной функции

- щ — Un-2 7п — I \/ 7л — 2 7п-1 которые по импульсу, соответствующему старшему знаковому разряду 49 (U,„) и младшему знаковому разряду 50 (U», <), подаваемым на входы вентилей 14 и 15 по шинам 16 заносятся в блок признаков 17. В блоке признаков 17 на основании информации о возможности увеличения масштабных коэффициентов, приходящих по шине 19, а также на основании информации о поведении функции на данном шаге интегрирования, приходящей из блока анализа 10 по шинам 16, решается система уравнений (2) и вырабатываются вы.ходные признаки возможности увеличения масштабных коэффициентов, которые по шинам 20 передаются на входы блоков признаков других решающих блоков. Кроме того, по шине 21 на блок коррекции 18 также поступают признаки возможности увеличения масштабных коэффициентов. На основании этих признаков, а также сигналов пришедших из блока анализа 10 по шинам 16, и приращений масштабных коэффициентов, приходящих из блоков коррекции других решающих блоков по шине 22, решается система уравнений (3) и вырабатываются приказы на изменение масштаба функции и длины разрядной сетки, а также приращения масштабных коэффициентов, которые рассылаются по шинам 23 в блоки коррекции других решающих блоков.

На основании признаков о перемасштабировании, выработанных в блоке коррекции, происходит коррекция нового значения подынтегральной функции, полученного на сумматоре

3: g +i = у;+Лу;+ь При этом в блоке сдвига 31 открывается сначала один из вентилей 25, 27, 29 и, следовательно, через схемы сборки 33.

34, 35 — один из вентилей 36, 37, 38 и изменяется число разрядов, отводимых под представление функции, а затем по приходе маркерной единицы на вход триггера 32 включается один из вентилей 26, 28, 30 и соответственно один из вентилей 36, 37, 38 и происходит сдвиг содержимого регистра 1 (влево или вправо, т. е. умножение на 2 - или 2 ) . Сдвиг осуществляется с помощью лишш задержки

36 и 37. Вентиль 42 и схема сборки 43 служат для размножения знакового разряда при сдвиге содержимого регистра 1 влево. В остальном работа цифрового интегратора нс отличается от известного. На каждом шаге решения на сумматоре 3 образуется новое значение подынтегральной функции у;+ — — у;+

+Лу;+, при этом у; поступает пз регистра 1. а Лу.;+f с выхода другого интегратора. Это новое значение у-;+ корректируется в блоке сдвига 31 и затем заносится в регистр 1, а также подается на вход блока умножения

45, где умножается на приращение независимой переменной на входе 46 т. е. 4z;i=@; <

433511 г 1

Г1

LQ

4 з .L

25J д) ля:ц)

1Ц-

Составитель T. Нестеренко

Техред Г. Васильева

Корректор Н. Ау«

Редактор Е. Кравцова

Заказ 3106/7 Изд. № 64 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д, 4(5

Типография, пр. Сапунова, 2.Лх,+<. Полученное неквантованное значение приращсчия подынтегральной функции кван туется в блоке приращений 47 и передается на входы 46 или 48 других цифровых интеграторов.

Предмет изобретения

Цифровой интегратор, содержащий регистр подынтегральной функции, выход которого соединен с первым входом сумматора, второй вход которого подключен к первому входу цифрового интегратора, блок умножения, первый вход которого соединен со вторым входом цифрового интегратора, выход блока умножения через блок приращений подключен к первому выходу цифрового интегратора, второй и третий выходы, третий и четвертый входы которого соединены соответственно с первыми выходами и первыми входами блока признаков и блока коррекции, второй вход блока коррекции подключен ко второму выходу блока признаков, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены блок сдвига и блок анализа, вход которого соединен с выходом регистра подынтегральной функции, выход блока анализа подключен ко второму входу блока признаков и к третьему входу блока коррекции, второй выход которого соединен с первым входом блока сдвига, второй вход которого подключен к выходу сумматора, выход блока сдвига соединен со входом регистра подынтегральной функции и вторым входом блока умножения.