Дешифратор-•?, pi ^i ц4и.4l .. 41 ,.'»,, j i

 

onHCAHHE

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ («) 434405

Союз Советских

Социалистических

Республик (61) Зависимое от авт. свидетельства (22) Заявлено 10.01.?2 (21) 1736516/18-24 с присоединением заявки №вЂ” (32) Приоритет

Опубликовано 30.06.74. Бюллетень ¹ 24

Дата опубликования описания 6.11.74 (51) М. Кл. 6 06f 5/02

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (53) УДК 681.325.53 (088.8) (72) Авторы изобретения

В. Ю. Десятун, В. И. Корнейчук, В. Л. Тарасенко и А. К. Тесленко

Киевский ордена Ленина политехнический институт имени 50-летия Великой Октябрьской социалистической революции (71) Заявитель (54) ДЕШИФРАТОР

Изобретение относится к области вычислительной техники и предназначено для использования в запоминающих устройствах большой емкости.

Известны дешифраторы, состоящие из и-разрядного входного регистра и схем И.

Быстродсйствие гаких дешифра горов опрсделястся временем прохождения сигнала «с.— рсз самую длинную цепочку. схем И.

Цель изобретения — повышение быстродействия.

Это достигается тем, что устройство содержит С групп блоков (где С вЂ” целая часть от деления л/(т, m(n), каждая i-тая группа (i=0, 1, 2, ..., С вЂ” 1) содержит 2" блоков, каждый из которых состоит из регистра на

n — im разрядов, (n — (i+1)m) 2 схем И, комбинационной анализирующей схемы и маркерного триггера, т выходов регистра каждого из блоков i-ой группы соединены со входами комбинационной анализирующей схемы, а остальные выходы того же регистра соединены со входами схем И того же блока, другие входы которых соединены с выходом маркерного триггера этого же блока, вход которого соединен с выходом комбинационной анализирующей схемы соответствующего блока (i — 1) -ой группы, 2"" выходов комбинационной анализирующей схемы каждого из блоков i-ой группы соединены со входами схем

И того же блока, выходы которых соединены со входами соответствующих регистров блоков (i+ 1) -ой группы.

На фиг. 1 изображена схема дешифратора; на фиг. 2 — схема одного пз блоков дешифратора.

Дешифратор со loHT пз С групп блоков 1 (где С вЂ” целая часть от деления n/m, m(n).

10 Каждая -тая группа (i=0, 1 ......., С вЂ” 1) содержит 2 " блоков. Каждый блок i-той группы (см. фиг. 2) состоит из регистра 2 на

n — im разрядов, 2 "- fn — (i+1) m) схем И 3, комбинационной анализирующей схемы 4 и

15 маркерного триггера 5. При этом m выходов регистра 2 соединены со входами схемы 4.

Каждый из остальных выходов регистра 2 соединен с 2 " схемами И 3. Каждый из выходов схемы 4 соединен со входами схем И 3, к

20 которым подключены различные выходы регистра 2. Схемы И 3 соединены также с выходом маркерного триггера 5 и с тактовой шиной 6 дешифратора. Выходы схем И 3 каждого блока 1 г=той группы подключены на

25 входы регистров 2 2" блоков (i+1)-ой группы.

Входы маркерных триггеров 4 каждого из

2 " блоков 1 i-той группы соединены с 2 " выходами схемы 4 одного из блоков 1 (г — 1)-ой

30 группы.

434405

Предложенное устройство работает следующим образом. В первом такте дешифрируемый код поступает на регистр 2 блока 1 нулевой группы. Схема 4 анализирует m разрядов регистра, в результате чего на одном из

2 ее выходов появляется единичный сигнал.

Этот сигнал устанавливает в единичное состояние триггер 5 соответствующего блока 1 первой группы. В следующем такте, при поступлении тактового импульса по шине 6, произойдет перезапись n — т разрядов исходного кода в регистр 2 выбранного блока 1 первой группы. Одновременно на регистр 2 блока 1 нулевой группы может быть записан новый код. Аналогично происходит перезапись соответствующих разрядов кода из блоков i-той группы в блоки (i+1)-ой группы в последующих тактах. Маркерные триггеры 5 служат для устранения передачи разрядов кода с невыбранного блока. Маркерные триггеры 5 всех блоков 1 устанавливаются в нулевое состояние в интервалах между тактовыми импульсами. После С первых тактов импульсы на выходе дешифратора будут появляться с частотой, определяемой временем передачи разрядов дешифрируемых кодов с -той группы блоков на (+1) -ую.

Предмет изобретения

Дешифратор, содержащий и-разрядный входной регистр и схемы И, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, устройство содержит С групп блоков (где С вЂ” целая часть от деления njт, m(n), каждая -тая группа (i=0, 1 ..., С вЂ” 1) содержит 2"" блоков, каждый из которых состоит

10 из регистра на n — im разрядов, n — (i+1)m схем И, комбинационной анализирующей схемы и маркерного триггера, т выходов регистра каждого из блоков i-ой группы соединены со входами комбинационной анализирую15 щей схемы, а остальные выходы того же регистра соединены со входами схем И того же блока, другие входы которых соединены с выходом маркерного триггера этого же блока, вход которого соединен с выходом комбина20 ционной анализирующей схемы соответствующего блока (i — 1)-ой группы, 2 " выходов комбинационной анализирующей схемы каждого из блоков i-ой группы соединены со входами схем И того же блока, выходы которых сое25 динены со входами соответствующих регистров блоков (i+1) -ой группы.

434405

Фиг!

Составитель В. Игнатущенко

Техред Н. Куклина

Корректор Н. Аук

Редактор E. Дайч

Типография, пр. Сапунова, 2

Заказ 3024/7 Изд. М 1803 Тираж 624 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, 7К-35, Раушская наб., д. 4i5