Сумматор параллельного действия

 

, r (11) 531157

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено13.09.74 (21) 2060556/24 с присоединением заявки № (23) Приоритет (43) Опубликовано 05,10,76,Бюллетень №37 (45) Дата опубликования описания15.02.77 (51) N. Кл.

G 06 F 7/50

Государственный комитет

Совета Министров СССР па делам изаоретеиий и открытий (53) УДК 681,825, .054(088.8) (72) Автор изобретения

Б. М. Власов (71) Заявитель (54) СУММАТОР ПАРАЛЛЕЛЬНОГО ДЕЙСТВИЯ

Изобретение относится к области цифровой вычислительной техники и может быть использовано в арифметических устройствах

UBN.

Известны накапливающие сумматоры, фор- 5 мирование сигнала переноса в которых зависит от времени переключения триггеров накапливающего регистра, что существенно снижает быстродействие сумматора (1), (21.

Известны также накапливающие сумма- 10 торы со сквозным переносом. Для формирования поразрядного и сквозного переносов в каждом двоичном разряде таких сумматоров требуется два логических элемента "И" и один элемент "ИЛИ", Кроме того, такие 15 накапливающие сумматоры должны иметь в каждом разряде на входе триггера накапливающего регистра элемент задержки, что снижает быстродействие сумматора и увеличивает количество оборудования (3), (4), 20 (5), Наиболее близким аналогом данного изобретения является двухтактный сумматор параллельного действия, содержащий триггерный накапливающий регистр, триггерный 25 приемный регистр, элементы "И" и "ИЛИ", причем в каждом разряде единичный выход триггера приемного регистра подключен к первым входам первого и второго элементов "И", ко второму входу второго элемента "И", подключена шина разрешения выдачи кода из приемного регистра, а выход его соединен с первым входом первого элемента "ИЛИ", второй вход которого соединен с выходом третьего элемента "И", первый вход которого подключен к выходу переноса из младшего разряда, а второй — к шине разрешения сложения. Выход первого элемента "ИЛИ" подключен к счетному входу триггера накапливающего регистра (6), В этом сумматоре для его правильной работы принципиально необходимо наличие элемента задержки на входе триггера накапливающего регистра, что увеличивает количество оборудования сумматора и снижает его быстродействие.

Белью изобретения является сокращение количества оборудования и повышение быстродействия, Кроме того, целью изобретения является расширение функциональных возмож531157 ностей устройства, — е, выполнение операций логическогэ с Io?KBJ ия и логического умножения.

Эта цель достигается тем, что единичный выход триггера накапливающего регистра пэдк.псчен к первому входу четвертэго элемента И", ко второму входу которого подключена шина разрешения приема кода в приемный регистр из накапливающего ре» гистра, а выход его подключен к единично- щ му входу триггера приемного регистра, нулевой выход триггера накапливающего регистра подключен к первому входу второго элемента "ИЛИ", ко второму входу которого подкгпочен вь ход переноса из младшего раз-! б ряда, а выход соединен со вторым входом первого элемента "И", выход которого является выходом переноса из данного разряда, На чертеже приведена схема двух ра=-ь.

2О рядов сумматора параллельного действия.

Он содержит элемент|я "И" 1-4, элементы "ИЛИ" 5, 6„накапливающий регистр, образованный триггерами 7 всех разрядов, и приемный регистр, образова||ный триггерами 8; шилу 9 разрешения выдачи кода

Я из приемногэ регистра; шину 10 разрешения сложения и шину 11 разрешения приема кода в приемный регистр из накапливающего регистра, Нулевой выход триггера 7 подкл|счен к @ первому входу элемента "ИЛИ" 5, ко второму входу которогэ подключен вь ход элемента "Vi" 1 младшего разряда, Выход элемента "ИЛИ" 5 пэдк.почен к входу элеъ епта "И 1, вторэй вход которого связан с еди||ичным выходом триггера 8. Единичный выход триггера 7 соединен с выходом элемента "И" 4, второй вход которого подключен к шине 11. Выход элемента "И" 4 связан с единичным входом триггера 8, 46 единичный выход которого подключен к ïåðвому входу элемента "И" 2„ко входу котэрогэ подключена шина 9 разрешения выдачи кода из приемногэ регистра. Выход элемента И" 2 соединен с первым входом 46 элемента "ИЛИ" 6, со вторым входом которого соединен выход элемента "Vi" 3.

Выход элемента "ИЛИ" 6 подключен к счетному входу триггера 7, Выход элемента

"И" 1 предыдущего разряда подключен к 50 первому входу элемента "И" 3, ко второму входу кэторого подключена шина 10, При выполнении операции сложения сумматор работает следующим образом, Пусть в накапливающем регистре хранится код первого слагаемого, а в приемный регистр занесено второе слагаемое (оба числа положительные), По первому временному такту (т < ) осуществляется операция сложения пэ мо дулю два, Для этого на шину 9 подается исполнительный импульс. Если в триггере

8 любого разряда хранится код единицы, то элемент "И" 2 этого разряда открыт и на счетный вход триггера 7 поступает импульс, который производит инвертирование этого триггера.

По второму временному такту () выполняется операция логического сложения первого и второго слагаемых. Для этого на шину 11 подается импульс, за счет чего код, хранящийся в накапливаюшем регистре, накладывается на код второго слагаемого, При этом второй такт формируется путем инвертирования импульсов первого и третьего тактов с последующим подключением этих сигналов к логическому элементу "И". Длительность второго такта равна времени, измеряемому от заднего фронта первого такта до переднего фронта третьего такта, т, е. вре я, необходимое для выполнения операции логического сложения не влияет на быстродействие работы сумматора.

По третьему временному такту ()

J выполняется формирование результата суммирования кэдэвв В сумма 0pQ о псу i ств ет элемент временной задержки сигналов л входах триггеров, поэтому формирование потенциала переноса начинается после .|ереключения в нулевое состояние триггера 7 в в любом разряде, В этом случае потенциал переноса формируется с помэшью элементов "ИЛИ 5, "W. 1, согласно c 0 oTrr DH cHrrrc е| л получаемому с выхода элемента и ы

И 1, Если в старше| разряде приемного регистра хранится код единицы, то перенос по цепи элемента "ИЛИ" 5 и "И" 1 проходит в следующий старший разряд, Однако если в триггере 7 старшего разряда хранится единица, а в триггере 8 — - нуль, то потенциал переноса распространяется в следующий разряд только после выполнения операции логического сложения, †. е. ||ри расчете времени максимальной задержки сигнала в цепях переноса необходимо брать отсчеты времени от заднего фронта импульса первэго такта, После распространения потенциала переноса на шину 10 пэдается импульс сложения. В тех разрядах, куда поступил потенциал переноса, элемент "И" 3 открыт и сигнал поступает на счетный вход триггера 7 и устанавливает его в единичное или нулевое состояние. Если импульс сложения установит триггер 7 в нулевое состояние, То из этого разряда дополнительно вырабатывается перенос в старший разряд, что повышает надежность работы устррйства.

531157

Операция вычитания выполняется аналогично операции сложения, но до первого временного такта на счетный вход триггеров приемного регистра подается импульс, которь и инвертирует код приемного регистра, Операция логического умножения в рассматриваемом устройстве выполнчется в следующей последовательности, По тактам т и Ф > выполняются элементарные операции сложения по модулю два и наложения этого результата на код второго слагаемого аналогично выполнению операции сложения.

По такту 4 осуществляется сложение по моз

15 дулю два кодов, полученных в ходе выполнения двух первых элементарных операций.

Пример логического умножения двух кодов приведен в таблице. где -1 результат сложения по модулю два (полусумма); результат логического сложения;

В результат сложения кодов в . -м разряде; перенос 1 -го разряда; номер такта выполнения элементарных операций, l

J zl

0 П ервое с . агаемое

1 0 1 1 0 0 0 1 1 0 1 1 Второе слагаемое

C i

1 0 0 1 1 1

1 0 1 1 0 0

0 0 1 1

0 1 1 0 > e;-n:.я по моду1 лю два

0 0 1 1 0

1 0 0 1 1 1

t- ез; льта" лог:чес.Л.

1 0 1

1 0 1 i 1 1

Рез гь- т логи ссого умножения

Формула изобретения М

Сумматор параллельного действия, содержащий триггерный накапливающий регистр, триггерный приеМный регистр, элементы "И" и ИЛИ", причем в каждом разря-@

Работа сумматора соответствует следующим логическим выражениям:

Таким образом предложенный сумматор параллельного действия обеспечивает выполнение операции сложения (вычитания), при этом количество оборудования сокращено, а быстродействие и надежность его работы повышены, де единичный выход триггера приемного регистра подключен к nepaz r, . Входам первого и второго элементов И", ко второму входу второго элемента "И" подключена шина разрешения выдачи кода из приемного регистра, а выход его соединен с первым входом первого элемента "ИЛИ"., второй вход которого соединен с выходом третьего элемента "И", первый вход которого подключен к выходу переноса пз младшего разряда, а второй — к шине разрешения сложения, выход первого элемента "ИЛИ" подключен к счетному входу триггера накапливающего регистра, о т л и ч а ю щ и й531157

Составитель В, Березкин

Редактор Л. Утехина Техред О. Луговая Корректор Н. Бугакова

Заказ 5370/150 Тираж 864 Подписное

ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий

1 1 30 35, Москва, -3 5, Раушская наб., д, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 с я тем, что, с целью сокращения количества оборудования, повышения быстродействия и расширения функциональных возможностей сумматора, единичный выход триггера накапливающего регистра подключен к первому входу четвертого элемента "И", ко второму входу которого подключена шина разрешения приема кода в приемный регистр из накапливающего регистра, а выход его подключен к единичному входу триггера приемного регистра, а нулевой выход триггера накапливающего регистра подключен к первому входу второго элемента

"ИЛИ", ко второму входу которого подключен выход переноса из младшего разряда, а выход соединен со вторым входом первого элемента "И", выход которого является выходом переноса из данного разряда.

Источники информации, принятые во внимание при экспертизе:

1. Авт. св. СССР № 342186, кл. G 06

F 7/50, 14..06.72 г.

2. Авт. св. СССР №351214, кл. С 06

7/50, 13.09.72 г.

3. Авт. св. СССР N275527,,кл. G 06

F 7/50, 03.07.70 г.

4. Авт. св. СССР № 278222, кл. G 06

F 7/50, 05.08,70 г.

5. Карцев М. А. Арифметика цифровых машин. М., "Наука", 1969 r., стр. 24725 2.

6. Авт. св. СССР ¹ 238890, кл. & 06

F 7/50, 10.03.69 г. (прототип).