Делитель частоты с дробным коэффициентом деления

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ии 572933

Союз Советских

Социапмстимеских

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 15.03.76 (21) 2335276/21 с присоединением заявки № (23) Приоритет

Опубликовано 15.09,77. Бюллетень № 34

Дата опубликования описания 03.09.77 (51) М. Кл. Н ОЗК 23/00

Государственный комитет

Совета Мииистрое СССР па делам изаоретеиий и открытий (53) УДК 621.374.4 (088,8) (72) Авторы изобретения

3. В. Ивановская и В. Т. Рябуха

Харьковский институт радиоэлектроники (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ДРОБНЫМ КОЭФФИЦИЕНТОМ

ДЕЛЕНИЯ

Делитель предназначен для использования в вычислительной и электроизмерительной технике и может найти применение при построении цифровых приборов различного назначения.

Известны делители частоты с дробным коэффициентом деления, позволяющие получать нелинейную или линейную зависимость выходной частоты делителя как функции коэффициента деления делителя, получить дробные коэффициенты деления. Один из них, содержащий и+1 пересчетную схему со схемами блокирования (1), не обеспечивает высокой точности преобразования.

Другой делитель, наиболее близкий к предлагаемому, содержит группу элементов И, элемент задержки и управляющий блок (2).

Недостатком этого делителя является неравномерность следования выходных импульсов, так как временные интервалы, заключенные между двумя соседними выходными импульсами делителя, равны либо — То либо — Т,+Т„

b где — — коэффициент деления делителя, а

b — — целая часть от деления b на а, а

То — период следования импульсов входной частоты.

Это обусловливает паразитную время-импульсну1о модуляцию выходной последовательности, что затрудняет использование указанного делителя в качестве основного узла высокоточного синтезатора частот.

Цель изобретения — повышение точности преобразования — достигается тем, что в делитель частоты с дробным коэффициентом деления, содержащий группу элементов И, элемент задержки и управляющий блок, введены сумматор, триггер, дополнительный элемент задержки, элемент И и счетчик. Установочные входы счетчика соединены с выходами группы

15 элементов И, первые входы которой подключены к выходам триггеров сумматора, а вторые входы объединены и соединены с первым входом элемента И и первым выходом триггера. Второй выход триггера соединен с входом

20 управляющего блока, первый вход — с выходом сумматора и с одними из счетных его входов, а вход сумматора соединен с вторым входом элемента И, выход которого через элемент задержки подключен к второму входу

25 триггсра и через дополнительный элемент задержки — к выходу устройства и установочным входам триггеров счетчика, Выходы последних поразрядно соединены с управляющими входами дополнительного элемента за30 держки, 572933

1-1а чертеже показана структурная блок-схсма предлагаемого делителя ча ToTbl с дробным коэффициентом деления.

В состав делитсля входят сумматор ), триггер 2, группа элементов И 3, счетчик 4, элемент И 5, элементы 6 и 7 задержки, управляющий блок 8.

Входная шина делителя подключена к счетным входам триггеров сумматора 1 параллельного типа таким образом, что каждым входным импульсом в сумматор вводится число а на суммирование, а выход сумматора подключен к его счетным входам так, чтобы каждым выходным импульсом в сумматор вводилось число c> — а. Посредством группы элементов И 3 осуществляется перенос показаний сумматора в счетчик 4 и дополнительном коде.

Управляющий блок 8 служит для установки триггерных ячеек сумматора 1 в требуемое исходное состояние. Кроме того, каждый выходной импульс триггера 2 посредством управляющего блока вводит в сумматор число ci — b, где с — емкость сумматора, b — число, задаваемое программно и хранящееся в регистре памяти управляющего блока.

Емкость счетчика 4 с меньше или равна емкости сумматора с и выбирается из условия с <а. В делителе каждый выходной импульс задерживается элементом 6 относительно соответствующего ему входного импульса на время, пропорциональное коду числа, записанного в счетчике 4. Таким образом, по существу, счетчик с элементом 6 представляет собой преобразователь кода во временной интервал, В качестве элемента 6 могут быть использованы различные технические решения.

Работает делитель следующим образом.

В исходном состоянии в сумматор 1 записано число c> — b+a. Каждый импульс входной последовательности вводит в сумматор число а на суммирование. Через некоторый промежуток времени на выходе сумматора появляется импульс переполнения, а в сумматоре остается записанным число N < a. Выходной импульс сумматора записывает в него число

c — а, в результате показания сумматора имеют вид с — (а — Ni). Этот же импульс переноса опрокидывает триггер 2 и посредством группы элементов И 3 осуществляет перенос числа c — (а — N ) из сумматора в счетчик кодом а — N>. Одновременно подается сигнал разрешения на элемент И 5.

Число а — Уь записанное в счетчике 4, представляет собой остаток от деления b/à и определяет промежуток времени, на который необходимо задержа гь следующий выходной импульс. Кодом числа а — iV> задается время задержки этого импульса элементом 6. Очередной входной импульс записывает в сумматор

1 число а (в результате показания сумматора вновь становятся NI), через элемент И 5 и элемент 6 задержки поступает на выход делителя, через элемент 7 задержки поступает на второй вход триггера 2 и опрокидывает его. В результате элемент И 5 закрывается. Выходной импульс триггера 2 посредством управляющего блока 8 записывает в сумматор 1 число c> — b. При этом показания сумматора 1 имеют вид c — b+Ni. В дальнейшем описанные процессы в схеме циклически повторяются. Последовательность чисел, записанных в счетчик 4, определяет те промежутки времени, на которые необходимо задерживать соотвстствующис входные импульсы дслителя.

В процессе работы выходные импульсы делителя устанавливают счетчик в псходпос состоянис, подготавливая его тем самым к приему очередных чисел, характеризующих последующие врсмснпыс задержки.

Формула изобретения

Делитель частоты с дробным коэффициентом деления, содержащий группу элементов

И, элемент задержки и управляющий блок, отличающийся тем, что, с целью повышения точности преобразования, в него введены сумматор, триггер, дополнительный элемент задержки, элемент И и счетчик, установочные входы которого соединены с выходами группы элементов И, первые входы которой подключены к выходам триггеров сумматора, а вторые входы объединены и соединены с первым входом элемента И и первым выходом триггера, второй выход которого соединен с входом управляющего блока, первый вход— с выходом сумматора и с одними из счетных его входов, а вход сумматора соединен с вторым входом элемента И, выход которого через элемент задержки подключен к второму входу триггера и через дополнительный элемент задержки — к выходу устройства и установочным входам триггеров счетчика, выходы которых поразрядно соединены с управляющими входами дополнительного элемента задержки.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 437224, кл. 1-1 ОЗК 23/00, 1974.

2. Авторское свидетельство СССР Ме 334643, кл. Н ОЗК 23/02, 1970.

572933

Составитель М. Аудринг

Техред И. Михайлова Корректор Л. Денискина

Редактор Т. Юрчикова

Подписное

Типография, пр. Сапунова, 2

Заказ 2211)3 Изд. № 770

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д, 4/5