Запоминающее устройство с самоконтролем

 

т:евз Советских ет иалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6т) Дополнительное к авт. свид-ву— (22) Заявлено 190776 (21} 2385802/18-24 с присоединением заявки ¹â€”

{23) Приоритет— (43) Опубликовано 05л 177.6толлетень № 41 (1!) 579659 (Ы) М. Кл.

5 11 С 29/00 тварбарвтаевтнр иваатвт

6089т3 IIIIIIIIcl(I65 666Р

%6 дима мбтр9тбиМ и 6ткрмтий (53) УДК681. 327 (088.8) (45) Лата опубликования описания 10.12.77 (72) Авторы изобретения

В.С.Голубев и Ю,В.Сулимов (7k) Заявитель (54)ЗАПОИИНИОЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

Изобретение о носится к области запоминающих устройств (ЗУ) .

Известно ЗУ с самоконтролем Pl), содержащее накопитель с контрольными разрядами, блок обнаружения неисправ ностей, элементы И и ИЛИ. Недостатком данного устройства является невысокай надежность.

Наиболее близким техническим 1решением к изобретению является ЗУ с само- 10 контролем, содержащее накопитель, под.ключенный к блокам приема и выдачи чН сел, датчику кода адреса и блоку кон роля, элементы задержки, элементы И и ИЛИ и блок переключения (21. Однако в этом устройстве отсутствует адаптация к характеру отказа. Это снижае г эффективную емкость устройства, а тат<же вызывает отказы всего устройства при,групповых отказах элементов памяти в числовых ячейках накопителя,что снижает надежность устройства.

Целью изобретения является повышение надежности и эффективной емкости устройства. 25

Поставленная цель достигается тем„ что в предложенном устройстве первый контрольный выход накопителя подключен через первый элемент задержки ко входу блока выдачи чисел и непосред2 ственно к управляющему входу блока переключения, установочный вход которого соединен со входом датчика кода адреса. Выходы блока переключения соединены с одними входамн элементов

И, другие входы которых подключены н выходу блока контроля, Выход трудного нз элементов И подключен через первый элемент ИЛИ н инверсному входу блока; приема чисел н к первому контрольному входу накопителя. Выход другого эле мента И соединен через второй элемент задержки и второй элемент ИЛИ со входом датчика кода адреса и непосредственно со вторым контрольным входом накопителя, второй контрольный выход которого через третий элемент задержки подключен к одному из входов второго элемента ИЛИ.

На чертеже изображена структурная схема предложенного ЗУ.

Устройство содержит блок приема чисел 1, накопитель 2, в т.остав которого входят два контрольных разряда, датчик кода адреса 3, блок выдачи чисел 4, блок контроля 5, первый 6, второй 7 и третий 8 элементы задержки, элементы И 9 и 10, блок переключения ll, первый 12 и второй 13 элементы ИЛИ, входную шину 14, шину сиг нала смены адреса 15 и выходную ши ну 16.

Первый контрольный выход 17 накопителя (связанный с первым контрольым разрядом накопителя) подключен врез элемент задержки б ко входу блоа 4 и непосредственно к управляющем ходу блока 11, установочный вход ко- срого соединен со входом датчика 3, оды блока 11 соединены с одними ходами элементов И 9 и 10, другие ходы которых подключены к выходу блуа 5, выход элемента И 9 через элемент ИЛИ 12 подключен к инверсному ходу блока 1 и непосредственно к ервому контрольному входу 18 накопи) еля 2. Выход элемента И 10 через

Элемент задержки 7 и элемент ИЛИ 13 оединен со входом датчика 3 и непоседственно со вторым контрольным вхо

1 ом 19 накопителя (связанным со вто- @ ,рым контрольным разрядом накопителя) ,второй, контрольный выход 20 которого через элемент задержки 8 подключен к одному иэ входов элемента ИЛИ 13, Устройство работает следующим об- 25 разом

Из/ блока приема чисел 1 код числа

1 .поступает в накопитель 2 и записыва,ется по адресу, установленному датчи-. ком кода адреса 3. После записи осу- 30

)цествляется контрольное считывание этого кода и сравнение записываемого считываемого кодов в блоке контропя 5.

При отсутствии совпадения, что свя- 35 детельствует о неисправности в числовой ячейке накопителя 2, на выходе блока 5 формируется сигнал, который поступает на один из входов элементов

И 9 и 10, на другие входы которых по- 40 даются управляющие сигналы с выходов блока 11 (например, триггера), устанавливаемого в исходное состояние сигйалом, который поступает на вход датчика кода адреса 3. 45

В исходном состоянии блок 11 выда,ет разрешающий сигнал на элемент И 9 и запрещающий. сигнал на элемент И 10.

8 этом случае сигнал с блока контроля

5 поступает на выход элемента И 9, че- 6О ,рез элемент ИЛИ 12 на инверсный вход блока приема чисел 1, инвертирует код записываемого числа и вместе с инвертируемым кодом числа записывается в виде 1 в первый контрольный разряд накопителя 2 по онрашиваемому адресу.

После записи инвертированного кода ,"вновь производится контрольное считы(вание и сравнение считанного кода с кодом блока 1. . ЭЭ

При отсутствии совпадения, что свидетельствует о неисправности ячейки

:памяти по опрашиваемому адресу и невозможности ее устранения инвертирова нием записываемого кода, на выходе 65 блока контроля 5 форьу руется сигнал, поступающий, как и в первом случае, на входы элементов И 9 и 10.

Этот сигнал поступает на выход элемента И 10,, на вход которого поступа" ет разрешающий сигнал с блока 11, установленного в новое состояние сигна лом, поступившим с выхода 17 накопителя 2. С выхода элемента И 10 сигна)г записывается в виде 1 во второй контрольный разряд накопителя 2 по опрашиваемому адресу и через элемент задержки 7 поступает на вход датчика кода адреса 3, осуществляя таким обр зом смену кода адреса. При этом сигнал, поступающий с выхода элемента задержки б через элемент ИЛИ 12 на инверсный вход блока 1, возвращает код числа в исходное .состояние.

По новому адресу обращение в режиме записи осуществляется аналогично, Переход к записи нового числа осуществляется при отсутствии сигнала на выходе блока контрОля 5 в режиме контрольного считывания.

В режиме считывания информации при обращении к ячейке памяти, в которой неисправность устранена инвертирова-,.

)нием записываемого кода, д блоке 4 код числа восстанавливается путем его ин вертирования сигналом, поступающим с выхода 17 накопителя 2 через зле= мент задержки б.

При обращении к ячейке памяти, в которой неисправность не устранена инвертированием, на выходе 20 накопи теля 2 формируется сигнал, который поступает через элемент задержки 8 и элемент ИЛИ 13 "ÿ. вход датчика кода адреса 3, изменяет адрес и тем самым обеспечивает обход неисправной ячейки памяти.

Описанное Зу имеет более высокие показатели надежности по сравнению с известным устройством (2 ),так как помимо исправления одиночйой неисфавности в числовой ячейке памяти путем инвертирования записываемого числа, обеспечивается также обход ячейки па.мяти, .в которой Неисправность не может быть устранена указанным выше методом.

При этом резервная емкость накопи" теля используется оптимальным образом.

Формула изобретения

Запоминающее устройство с самбконтролем, содержащее накопитель, подключенный к блокам приема и выдачи чисел, датчику кода адреса и блоку контРоля, элементы задержки, элементы И и ИЛИ и блок переключения, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и эффективной емкости устройства, в нем первый контрольный вы(ход накопителя подключен через первый

579659

Составитель В.Рудаков

Техред З.Фанта . :Корректор С.Шекмар

Редактор Л.утехина

Заказ 4401/47 Тираж 729 Подписное

ЦНИИПИ ГОсударственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г.ужгород, Ул.Проектная, 4 лемент задержки ко входу блока выда 1, и чисел и непосредственно к управля тощему входу блока переключения, уста:новочный вход которого соединен со входом датчика кода адреса1 выходы блока переключения соединены с одними входами элементов И, другие входы которых подключены к выходу блока контроля, выход одного иэ элементов

И подключен через первый элемент ИЛИ. ,к инверсному входу блока приема чисел и непосредственно к первому контроль ному входу накопителя; выход другого элемента И соединен через второй элемент задержки и второй элемент ИЛИ cq

:входом датчика кода адреса и непосредственно со вторым контрольным входом накопителя, второй контрольный выход которого через третий элемент задерж ки подключен ко одному иэ входов это+ рого элеМента ИЛИ.

Источники инФормации, принятые во внимание при экспертиэег

1.Авторское свидетельство СССР

1Ф 367460, М.кл. G 11 С 29/00,1971.

2.Авторское свидетельство СССР

М 497639, М. кл. G 11 С 29/00,1973