Запоминающее устройство

 

597006 ит в следующем. Наличие сигна.1«в помех на разрядных шинах накопителя, порождаемых электромеханическими колебательными процессами в пьезотрансформаторных элементах памяти в моменты формирования фронтов импульса напряжения возбуждения, требует обеспечить гаузу как между передним и задним фронтами одного импульса напряжения возбуждения, так и между двумя следующими друг за другом импульсами напряжения возбуждения. Это накладывает дополнительные ограничения нг допустимую максимальную частоту считывания информации, а также увеличивает время выборки информации из устройства.

Недостатком известных устройств является и TG, что I3 HH Y в течение каждого цикла считывания информации дваждь! имеет место импульсное потребление !0iilliости. а именно: при формировании как переднего. так и заднего фронтов импульса напряжения возбуждения.

Целью настоя!пего изобретения является повышение быстродействия устройства и снижение потребляемой мощности.

Поставленная цель достигается тем, что устройство солержит дополнительные элементы памяти, элементы связи и блок слежения за полярностью выходных сигналов, информационные входы которого полкл!очены к выходам усилителей считывания, а выходы — к информационнь;и выходам устр«йства, управляющий вход блока слежения за IOлярностью выходных сигналов через элементы связи соединен с выходами соответствую!цих ключевых элементов, входы дополнительных элементов памяти подключены к соответству!ощим выходам дешифратора адреса, а выходы — — ко входам ключевых элементов.

На фиг. 1 представлена ст!1 :ктурная схема зап«минающе!.о устройства; ня фиг. 2 -- принци!!иальная схс1!3 блока с, !Сжения за 101Rpи«стью считанных сигна.!!Ов; !!а фиг. 3 — принципиальная схема усилителя считывания.

Запоминающее уcTpOAclво 1см. фиг. 1) содержит накопитель, блок 2 управления по адресу. блок 3 усилителей считыв !Иия и блок 4 слежения за по !ярностью считанных сигналов.

Накопитель 1 информации содержит сегнетоэлектрические пьезотрансформаторные элементы памяти, объелнненнь!е в ячейки памяти 5 на основе широкополосных пьезотрансформаторов, например серийные интегральные пьезокерамическ,!е t! IKpocY01!ы типы 307 PBI

Щ43.387.015.ТУ. Входные электроды 6 ячеек памяти 5 подключены к числовым шинам 7 накопителя, экранирующие электроды 8 — к экранирующим шинам 9. Выходные электроды 10 ячеек памяти 5 объединены в разрядные шины 11, которь!е соединены с входами усилителей считывания 12 в блоке 3. Пьезокерамическая пластин» 13 секции возоужления каждой из ячеек памяти 5 имеет жесткую поляризацию. Участки ссгнетоэлсктричсской пьезокерамики пластины 14 гснер-!торной секции под выходными электролами 10 могут иметь различную поляризацию, причем направление ее определено записанной информацией. Пьезокерамические пластины 13 и 14 механически объединены между собой электродом 8 в акустическо монолитную конструкцию.

Блок 2 управления по адресу содержит

5 формирователи lо сигналов возбуждения, входы которых подключены к выходам дешифратора 16 адреса, а выходы связаны с числовыми шинами 7 накопителя l. Каждый из Ч!Ормирователей 15 сигналов возбуждения содерщ жит ключевой элемент, состоящий из ключей 17 и 18, которые выполнень! на транзисторах различных типов проводимости. При этом с выходом формирователя 15 связан через ключ 18 — источник напряжения U (шина 19).

Кроме того, каждый из формирователей 15

15 сигналов возбуждения содержит лонолнительный элемент памяти, например триггер 20 со счетным входом, который соединен со вхо,!Ом формирователя 15. 1!рямой и инверсный выходы триггера 20 подкл!очены к управляющим входам соответственно клк>чей 18 и 17. Дешифратор !6 адреса выполнен стробируемым и связан с и;.Иной 21, являющейся входом

У СТРОИС1 Ва ДЛЯ С И ГНЯ !а CTPOI13 C ill!TI>IB 3 HHß, 3 также соединен с выходами регистра адреса (регистр адреса на фиг. 1 не показан).

25 Блок 4 слежения за полярностью считанш.>х сигналов содержит элемент задержки 22 сигнала строба считывания, через который сТробируемый усилитель 23 сигналов управления связан с шиной 21. Усилитель 23 выполнен с низкоомным входным сопротивлением и его

ЗО вхол является управляющим входом олока 4 (!Инна 24), к которому через элементы связи, например конденсаторы 25, подключены выходы формирователей 5 сигналов возбуждения блока 2. Выходы усилителя 23 сигналов управления соединены с входами переклк1чателя 26 напряжений, к вь!ходам к«тор«го подключены транзисторные каскады 27. Входы транзисторных каскадов 27, являюшиеся информационными входами блока 4, соединены с выходами соответствующих усилителей считывания

4О - 12 блока 3. Выходы транзисторных каскадов 27 связаны с инф«рMÇLIIIoIIHI,I!H выходами устройСТВЯ, СОЕДИНЕННЫМИ С BY013i1!ii РЕГИСТРЯ Ч!!Сла (регистр числа на фиг. 1 не показан). В каждом транзисторном каскаде 27 блока 4 (c;». фиг. 2} база транзистора 28 является вхолом каскада, а эмиттер, к котором !!одключен резистор 29, — — ег« Hblxo;l«ì. КО;!лскторь! Всех транзисторов 28 связаны через ключ 30 переK i l0 LI 3 T Ð JI H 26 H 3 I p я ж е Н и Й C H CT« -I H! f K0 M пряжения питания +E-: <шина 31). К коллек50 торам транзисторов 28 подсоединен ключ 32.

Эмиттерные резисторы 29 всех гранзисторных каскадов 27 соединены с шиной 31 через ключ 33. Управля!ощие входы ключей 30 и 34, а также ключей 32 и 33 переключателя 26

55 напряжени и подключены к соответс гвующи м выходам синхронного Д-триггера 35 ", усилителе 23 сигналов управления. Триггер 35 построен на однотипных двухвходовых элементах

И--HE 36, 37, 38 и 39 транзисторно-транзисторнбй логики. Вход синхронизации триггеbo ра 35 (входы элементов И вЂ” НЕ 36 и 37) сое597006

15 транзистора 43, раоотаюшего в линейном режиме, обусловливает протекание примерно такой же величины импульса тока и в цепи коллектора транзистора 43. При этом на резисторе 47 формируется импульс напряжения, который через конденсатор 48 прикладывается к базе транзистора 49, работаюшего в ключевом режиме. В результате на коллекторе транзистора 49, т.е. на выходе усилителя считывания 12, имеет место отрицательный импульс напряжения, когда на вход усилителя считывания воздействует информационный импульс тока положительной полярности. Так как низкоомное динамическое входное сопротивление усилителя считывания 12 практически накоротко замыкает соответствующую разрядную шину 11 накопителя 1 с шиной 52 нулевого потенциала, то на разрядной шине не накапливается электрический заряд, образующийся при считывании информации, и, следовательно, остается практически неизменным потенциал разрядный шины накопителя.

С выхода усилителей считывания 12 сигналы кода считанного числа поступают на входы олока 4. Кроме того. одновременно с вышеописанными процессами, происходящими в накопителе l и усилителях считывания 12, в блоке 4 устройства имеют место следуюшие процессы. Положительный импульс тока возбуждения, протекающий с выхода ключа 18 выбранного формирователя 15, заряжает до напряжения U соответствуюгций конденсатор 25. При этом положительный импульс тока протекает через шину 24 по низкоомному входному сопротивлению усилителя 23 сигналов управления, т.е. по цепи эмиттера транзистора 40, включенного по схеме с эмиттерным входом (обшей базой) и работаюшего в линейном режиме. Положительный импульс тока в цепи эмиттера транзистора 40 обусловливает уменьшение практически до нуля коллекторного тока этого транзистора. Отсутствие тока в цепи коллектора транзистора 40 эквивалентно воздействию высокого потенциала на информационный вход триггера 35, т. е. на вход элемента 36 транзисторно- гранзисторной логики, например интегральной микросхемы типа

134ЛБ1. Одновременно с этим на вход синхронизации триггера 35 воздействует короткий положительный импульс напряжения — сигнал строба считывания, задержанный элементом задержки 22 на соответствующий промежуток времени. Вследствие этого триггер 35 устанавливается в такое состояние, при котором на выходе элемента И вЂ” НЕ 39 формируется высокий потенциал, а на выходе элемента

И НЕ 38 — низкий потенциал. Под воздействием этих потенциалов ключи 32 и 33 переключателя 26 закрыты, а ключи 30 и 34 открыты, благодаря чему коллекторы транзисторов 28 подключены к источнику напряжения питания — Е (шина 31), а резисторы 29 — к шине ну. евого потенциала. При этом транзисторы 28 (типа и-р-n) находятся в прямом включении и транзисторные каскады 27 работают в ре>киме эмиттерных повторителей. В результате сигналы кода считанного числа, воздействую25

Зб

55 шие на базы транзисторов 28, без изменения полярности появляются на эмиттерах этих трлнзисторов и поступают на входы регистра числа.

Однако в сегнетоэлектрическом пьезотрансформаторном ЗУ емкостной характер сопротивления числовых шин накопителя обуславливает необходимость в том, чтобы в кажлом последуюшем цикле считывания информации полярность одиночного импульса тока возбуждения выбранной числовой шины накопителя была противоположной полярности импульса тока возбуждения в предылушем цикле считывания информации по данному адресу. Следовательно, в описанном устройстве полярность одиночного импульса тока возбуждения каждой числовой шины может быть как положительный, так и отрицательный, что, в свою очередь, зависит от исходного состояния триггера 20 выбранного формирователя 15 в начальный момент цикла считывания информации. Так, например, если в исходном состоянии потенциалами с выходов триггера 20 открыт ключ 18 и закрыт ключ 17, то переключение триггера 20 (по сигналу строба считывания) обуславливает закрывание ключа 18 и открывание ключа 17. При этом отрицательный импульс тока возбуждения разряжает числовую шину от напряжения U до нулевого потенциала.

Следует отметить, что наличие в составе формирователя 15 триггера 20 со счетным входом, обеспечивает возбуждение каждой числовой шины 7 накопителя 1 одиночными импульсами тока чередующейся полярности. При этом потенциал числовой шины 7 может принимать одно из двух значений. нулевое либо равное L.

Благодаря тому, что полярность напряжения

U выбрана совпадающей с направлением жесткой поляризации пьезокерамической пластины 13 секции возбуждения каждой ячейки памяти 5, то исходный уровень поляризации этой пластины при воздействии напряжения U не изменяется, т. е. в устройстве при считывании информация не разрушается.

Если учесть, что прямой и обратный пьезоэлектрический эффект, на котором основано считывание информации, является линейным эффектом, то очевидно изменение полярности одиночного импульса тока возбуждения числовой шины 7 накопителя 1 приводит к изменению полярности считанных сигналов на выходах усилителей считывания 12. Блок 4, подключенный к выходам усилителей считывания 12, позволяет перестроить полярность считанных сигналов в соответствии с полярностью одиночного импульса тока возбуждения числовой шины накопителя 1. Как было описано выше, при положительной полярности одиночного импульса тока возбуждения числовой шины блок 4 передает считанные сигналы на выход устройства, не изменяя их полярности.

В случае возбуждения числовой шины одиночным отрицательным импульсом тока блок 4 инвертирует полярность считанных сигналов. Это осуществляется следуюшим образом. Отрицательный импульс тока на шине 24 блока 4

597006 (см. фиг. 2) увеличивает ток в цепи эмиттера транзистора 40. При этом в цепи коллектора транзистора 40 протекает импульс тока с входа элемента И вЂ” НЕ 36, что эквивалентно воздействию низкого потенциала на вход элемента И вЂ” HE 36. По сигналу строба считывания триггер 35 переключается в состояние, при котором на выходе элемента И вЂ” НЕ 39 устанавливается низкий потенциал, а на выходе элемента И вЂ” НЕ 38 — высокий потенциал. Под воздействием этих потенциалов ключи 30 и 34 закрыты, а ключи 32 и 33 открыты, вследствие чего коллекторы транзисторов 28 соединены с шиной 52 нулевого потенциала, а резисторы 29 — с шиной 31. При этом транзисторы 28 включены инверсно и транзисторные каскады 27 работают в режиме инверторов, изменяя полярность считанных сигналов.

Таким образом, в блоке 4 путем изменения полярности напряжения питания транзисторных каскадов 27 и использования прямого и инверсного включения транзисторов 28 обеспечивается два режима работы каждого из транзисторных каскадов 27, а именно: режим эмиттерного повторителя и режим инвертора. Благодаря низкоомности управляющего входа блока 4 потенциал шины 24 практически не изменяется и исключена связь через конденсаторы 25 между выходами формирователей 15 сигналов возбуждения.

Формула изобретения

Запоминающее устройство, содержащее накопитель на сегнетоэлектрических пьезотрансформаторных элементах памяти, разрядные ши5 ны которого соединены со входами усилителей считывания, а числовые шины — с выходами соответствующих ключевых элементов, и дешифратор адреса, отличающееся тем, что, с целью повышения быстродействия устройства и снижения потребляемой мощности, оно содержит дополнительные элементы памяти, элементы связи и блок слежения за полярностью выходных сигналов. информационные входы которого подключены к выходам усилителей считывания, а выходы — к информационным выходам устройства, управляющий вход блока слежения за полярностью выходных сигналов через элементы связи соединен с выходами соответствующих ключевых элементов, входы дополнительных элементов памяти подключены к соответствующим выходам дешифратора ад20 реса, а выходы — к входам ключевых элементов.

Источники информации, принятые во внимание при экспертизе:

1, Авторское свидетельство СССР ¹ 447757, кл. G 11 С 11/22, 1974.

2. Патент СШЛ ¹ 3401377, кл. 340--173.2, ! 968.

597006

Г!НИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открвггий! !3035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, > л. Проектная, 4

Редактор P. Киселева

Заказ !55/50

Составитель В. Рудаков

Техред О. Луговая Корректор Н. Тупица

Тираж 7!7 Подписное