Устройство для умножения и деления

 

° 19

О П И С А Н И Е Оц -600555

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистйческих

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 13.02.75 (21) 2104691/18-24 с присоединением заявки № (51) М. Кл. б 06F 7/52 (23) Приоритет (43) Опубликовано 30.03.78. Бюллетень № 12 (53) УДК 687.325(088.8) (45) Дата опубликования описания 21.04.78

Государственный комитет

Совета Министров СССР по делам изобретений и открытий (72) Авторы изобретения (71) Заявители

3. Я. Лейтан, В. А. Мурзин, Т. В. Рогинская и Ю. В. Фролов

Государственное союзное конструкторско-технологическое бюро по проектированию счетных машин и Опытный завод

Государственного союзного конструкторско-технологического бюрб по проектированию счетных машин (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ И ДЕЛЕНИЯ

Изобретение относится к области автоматики и вычислительной техники, в частности может быть использовано в электронных клавишных вычислительных машинах ЭКВМ, в которых числа представлены в двоично-десятичных кодах с автоматической запятой с переменной фиксацией.

Известны устройства для умножения и деления, функция которых заключается в задании количества сдвигов исходных данных и результатов вычислений (1).

Недостатком его является сложность конструкции. Наиболее близким техническим решением к изобретению является устройство для умножения и деления, содержащее блок синхронизации, первый выход которого подключен к управляющему входу блока управления, первые два выхода которого подключены к первым входам первых двух элементов

И, выходы которых подключены к входам соответствующих регистров операндов, выход первого регистра операнда подключен к первому входу сумматора, к первому входу третьего элемента И и к второму входу первого элемента И, третий вход которого подключен к выходу сумматора, второй вход когорого подключен к выходу второго регистра операндов, к второму входу третьего элемента

И и к второму входу второго элемента И, третий вход которого подключен к выходу буферного регистра, вход которого подключен к выходу третьего элемента И, третий вход которого подключен к третьему выходу блока управления, четвертый выход которого под5 ключен к первому управляющему входу сумматора, второй и третий управляющие входы которого подключены к соответствующим входам устройства, блок фиксации положения запятой (21.

10 Недостатками известного устройства являются низкое быстродействие и большой расход оборудования.

С целью экономии оборудования и повышения быстродействия в устройство введены

15 счетчик циклов, блок анализа операндов, дополнительные элементы И, элементы ИЛИ, два триггера, причем первые два входа блока управления подключены к выходам соответствующих триггеров, нулевые входы которых

20 подключены к третьему входу устройства, единичный вход первого триггера подключен к выходу первого дополнительного элемента

И, первый вход которого подключен к выходу счетчика циклов, первый управляющий вход

25 которого подключен к выходу второго дополнительного элемента И, первый вход когорого подключен к выходу блока фиксации положения запятой, второй вход счетчика циклов подключен к первому управляющему входу

30 блока анализа операндов и к первому выходу

600555

3 блока синхронизации, второй и третий выходы которого подключены к первому входу третьего и к второму входу первого дополнительных элементов lr, выход третьего дополнительного элемента И подключен к третьему входу счетчика циклов, а второй вход подключен к выходу элемента ИЛИ, входы которого подключены coo r âåòñòâåíío к пятому и шестому выходам блока управления, седьмои выход которого подключен к второму входу второго дополнительного элемента И, нулевому входу первого триггера и к единичному входу второго триггера, третий и четвертыи входы блока управления подключены соответственно к первым двум входам устройства и к второму и третьему управляющим входам блока анал иза операндов, входы которого подключены к выходам сумматора и буферного регистра соответственно, выход блока анализа операндов подключен к пятому входу блока управления.

На чертеже изображена блок-схема описываемого устройства.

Оно содержит блок 1 синхронизации, блок

2 управления, регистры 3 и 4 операндов, сумматор 5, буферный регистр, блок 7 фиксации положения запятой, счетчик 8 циклов, блок 9 анализа операндов, триггеры 10 и 11, элементы И 12 — 17, элементы ИЛИ 18.

В исходном состоянии триггеры 10 и l l установлены в состояние «0», счетчик 8 циклов установлен в начальное состояние. 11ри выполнении операции умножения множимое расположено в регистре 4 операнда; множитель — в регистре 3 операнда. При поступлении на первый вход устройства команды на умножение блоком 2 управления выраоатываются сигналы, реализующие сдвиг информации в регистре 3 операнда влево на 1 разряд.

При каждом цикле сдвига через элемент И 1И

18 сигналом в цепи 19 открывается элемент И

15, через который на вход прибавления «1» счетчика 8 циклов поступает сигнал из блока

i синхронизации. Сдвиги содержимого регистра 3 операнда продолжаются до появления в сумматоре 5 цифры множителя, отличной от нуля. В этом случае блоком анализа операндов вырабатывается сигнал, по которому блоком управления снимается сигнал в цепи 19 и вырабатываются выходные сигналы, реализующие сложение содержимого регистров 3 и 4 операндов (получение частичного произведения) и одновременное вычитание «1» из цифры множителя, хранимого на сумматоре.

По окончанию обработки одной цифры множителя, т. е, при появлении нуля в сумматоре

5 блоком анализа операндов снимается выходной сигнал и блоком 2 управления снова вырабатываются сигналы для продолжения сдвигов регистра 3 и сигнал в цепи 19 для прибавления «1» в счетчик циклов. Обработка всех разрядов множителя, т. е. получения произведения, выполняется за и сдвигов (и — разрядность регистра 4 операнда).

При выполнении и-го сдвига счетчик циклов

4 возвращается в исходное состояние. При этом через элемент И 17 на вход установки «1» триггера 10 поступает сигнал. то состоянию

« » триггера 10 олоком 2 управления в сле5 дующем цикле вырабатывается сигнал в цепи

20, по которому триггер 0 устанавливается в состояние «0», триггер l l — в состояние «i», и через элемент 14 iu из олока i фиксации положения запягои в сче чик циклов посту10 пает сигнал, устанавливающий счетчик в состояние, соответствующее зафиксированному положению запятои. В следующим циклах при состоянии «l» триггера l i олоком 2 уггравления вырабатываются сигналы, управля15 ющие сдвигом информации в регистре v вправо с одновременным прибавлением «l» в счетчик циклов rro цепи 2r через элемент ri.:lИ

18 и элемент И io. Сдвиг содержимого регистра 3 операнда вправо (нормализация

20 произведения) заканчивается при переходе счетчика циклов в исходное состояние. 11ри этом сигналом через элемент И 17 устанавливается в состояние «i» триггер i0. Состояние

«1» триггера 10 и триггера 11 — конец опера25 ции.

При делении в регистре 3 операнда хранится делимое, в регистре 4 операнда — делитель.

В исходном состоянии триггеры i0 и 11 сорошены в сосгояпие «О», сче,ик циклов — в

30 начальном состоянии. 11ри поступлении па второй вход устройства команды на выполнение деления блоком управления выраоатываются сигналы, реализующие сдвиг дели; ого в регистре 3 влево, 11ри каждом сдвиге блоЗ5 ком анализа операндов выполняется сравнение делимого и делителя, и одновременно прибавляется «1» в счетчик циклов по цепи 19 через элемент ИЛИ 18 и элемент И 15. Сдвиги продолжаются до тех пор, пока делимое не

40 станет больше или равным делителю. В этом случае блоком анализа операндов вырабатывается сигнал, по которому блок управления реализует вычитание делителя из делимого с одновременным подсчетом количества вычита45 ний (т. е. накоплением частного). Циклы вычитания продолжаются до тех пор, пока остаток больше или равен делителю. Если остаток меньше делителя, то становится нулевым сигнал на выходе блока анализа операндов, блоком управления вновь разрешается выполнение сдвига содержимого регистра 3 влево с одновременным сравнением остатка и делителя.

При выполнении п-го сдвига выходным сигналом счетчика циклов через элемент И 17 устанавливается в состояние «1» триггер 10.

В следующем цикле сигналом по цепи 20 сбрасывается в состояние «О» триггер io, устанавливается в состояние «1» триггер 11, и через элемент И 16 счетчик циклов устанавливается в состояние, соответствующее зафиксированному положению запятой. В следующих циклах продолжаются сдвиги содержимого регистра 3 влево до установки счетчика циклов в начальное состояние. При этом че600555 рез элемент И 17 устанавливается в состояние «1» триггер 10. Состояние «1» триггеров

10 и 11 — окончание операции.

Формула изобретения

Устройство для умножения и деления, содержащее блок синхронизации, первый выход которого подключен к управляющему входу блока управления, первые два выхода которого подключены к первым входам первых двух элементов И, выходы которых подключены к входам соответствующих регистров операндов, выход первого регистра операнда подключен к первому входу сумматора, к первому входу третьего элемента И и к второму входу первого элемента И, третий вход которого подключен к выходу сумматора, второ "I вход которого подключен к выходу второго регистра операнда, к второму входу третьего элемента И и к второму входу второго элемента И, третий вход которого подключен к выходу буферного регистра, вход которого подключен к выходу третьего элемента И, третий вход которого подключен к третьему выходу блока управления, четвертый выход которого подключен к первому управляющему входу сумматора, второй и третий управляющие входы которого подключены к соответствующим входам устройства, блок фиксации положения запятой, о т л и ч а ю щ е е с я тем, что, с целью экономии оборудования и повышения быстродействия, в устройство введены счетчик циклов, блок анализа операндов, дополнительные элементы И, эчементы

ИЛИ, два триггера, причем первь.е два входа блока управления подключены к выходам соответствующих триггеров, нулевые входы которых подключен "1 к третьему входу устройства, единичный вход первого триггера подключен к выходу первого дополнительного элемента И, первый вход которого подключен и выходу счетчика циклов, первый управляющий вход которого подключен к выходу второго дополнительного элемента И, первый вход которого подключен к выходу блока фиксации положения запятой, второй вход

10 счетчика циклов подключен к первому управляющему входу блока анализа операндов и к первому выходу блока синхронизации, второй и третий выходы которого подключены к первому входу третьего и к второму входу

15 первого дополнительных элементов И, выход т„-:тьего дополнительного элемента И подключен к третьему входу счетчика циклов, а второй вход подключен к выходу элемента ИЛИ, входы которого подключены соответственно

20 к пятому и шестому выходам блока управления, седьмой выход которого подключен к второму входу второго дополнительного элемента И, нулевому входу первого триггера и к единичному входу второго триггера, третий

5 II четвертый входы блока управления подключены соответственно к первым двум входам устройства и к второму и третьему управляющим входам блока анализа операндов, входы которого подключены к выходам сумматора и

00 буфер1 ого реп,стра соответственно, выход блока анализа операндов подключен к пятому входу блока управления.

Источники информации, принятые во внимание прп экспертизе

35 1. Патент СШЛ № 3725873, кл. 235 — 160, 1973.

2. Лвторское свидетельство СССР ¹ 398948, кл. G 06F 7750, 1973.

600555

Составитель 3. Лейтан

Техред А, Камышникова Корректоры: Л. Денискина и О. Тюрина

Редактор Н. Ваничева

Типография, пр. Сапунова, 2

Заказ 270/5 Изд. Ко 338 Тираж 841 Подписное

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, 7К-35, Раушская наб., д. 4/5