Устройство для деления

 

(i»590738

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

Союэ Советских

Социалистических, Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (51) М.Кл.е G 06 F 7/52 (61) Дополнительное к авт. свид-ву— (22) Заявлено 09.01.76 (21) 2313574/24 с присоединением заявки ¹â€” (23) Приоритет— (43) Опубликовано 30.01.78. Бюллетень № 4 (45) Дата опубликования описания 30.01.78

Государственный комитет

Совета Министров СССР ло делам изобретений и открытий. (53) УДК 687.325 (088.8) (72) Авторы изобретения

В. И. Жабин, В. И. Корнейчук, В. А. Сидоренко и В. П. Тарасенко

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

Изобретение относится к области вычислительной техники и может быть применено в цифровых вычислителыных машинах.

Известны устройства для,деления, содержащие регистры делимого и делителя, сумматор, блок управления и элементы И и

ИЛИ (1).

Hepост ат ком известного устройства я вляется невозможность выполнения операции деления с.получением результата с одновременным вводом о перандов.

Наиболее близким техническим решением к предложенному является устройство, содержащее регистр делимого, .сумматор делимого, сумматор делителя, сумматор частного, блок элементов И, блок анализа знаков, причем поразрядные выходы сумматора делителя подключены к соответствующим входам блока элементов И, поразрядные выходы которого подключены к первой группе входов сумматора делимого, поразрядные выходы которого подключены к соответствующим входам регистра делимого, поразрядные выходы которого подключены к второй группе входов суиматора делимого, выходы старших разрядов регистра делимого и сумматора делимого подключены соответственно к первым и вторым входам блока анализа э иаков (2).

Недостатком этого устройства является низкое быстродействие выполнения операции деления.

Целью изобретения является расширение функциональных возможностей и повышение быстродействия устройства.

Зта цель достигается тем, что в устройство введены два дешифратора, ключ, счетчик, четыре триггера, блок элементов ИЛИ, два регистра и четыре блока элементов И, причем соответствующие информационные, входы устройства подключены к .первым входам соответствующих дешифраторов, вторые входы которых подключены к первому управляющему входу устройспва и к первому входу ключа, второй, третий, четвертый и пятый входы которого подключены к соответствующим управляющим входам устройства, выходы дешифраторов подключены к управляющим входам соответствующих дополнительных первого, второго и третьего блоков элементов И, поразрядные выходы первого и второго дополHèòåëüных блоков элементов И подключены соответственно к третьей и четвертой группе входов сумматора делимого, поразрядные входы сумматора делителя подключены к соовтетствующим выходам третьего допо.нительного блока элементов И, поразрядные входы которого подключены к соответствующим входам четвертого дополнительного блока элементов И и к поразрядным выходам

590738 первого, регистра, вход которого подключен к первому выходу ключа, второй выход которого подключен к входу второго регистра, поразрядные выходы которого подключены к соответствующим входам первого дополнительного блока элементов И, выходы блока а нализа э иаков подключены .к входам блока элементов ИЛИ, к управляющим,входам блока элементов И и к управляющим входам четвертого блока элемента в И, поразрядные выходы которо го подключены к соответствующим входам сумматора частного,,поразрядные,выходы которого подключены .к соответствующим входам второго даполнительного блока элементов И, два:управляющих входа регистра делимого подключены соответственно к третьеиу и четвертому выходам ключа, пятый выход которого подключен к входу счетчика, к третьему входу блока анализа знаков,и к единичным входа м трех триггеров, нулевые входы которых подключены к соответствующим выходам блока элементов ИЛИ, выход счетчика подключен к единичному входу четвертого триггера, выход которого подключен к шестому входу ключа, единичные выходы триггеров являются .выходами устройства.

На чертеже изображена схема устройства, где сумматор I делимого, регистр 2 дели мого, сумматор 8 частного, сумматор 4 делителя, регистры 5, б сдвига, блоки И 7 — 11 элементов, ключ 12, блок ИЛИ 18 элементов, триггеры 14 — 17, выход 18 триггера 17, дешифраторы 19, 20, счетчик 21, входы 22 — 28 устройства, блок 29 анализа знаков.

Работает устройство следующим образом.

Делимое А и делитель В могут, поступать поразрядно (HB входы блока деления одновремен но без относительного сдвига, то есть в каждый МОМеНТ времени,на входы постулают разряды делимого и делителя с одинаковыми весами,,или со сдвигом раз рядов одного веса друг относительно друга,на любое количество разрядов.

На величины делимого А и делителя В накладываются следующие ограничения:

2 <А<2, 2- (В<1.

Ограничения .на знаки делимого А и делителя В не накладываются.

Стробы делимого и делителя,;момент поступления которых совпадает с моментом поступления цифры с весом 2- соответствующего операнда, представляют собой сигналы, которые снимаются только по окончании поступления соответствующего операнда. Строб частного, момент поступления которого совпадает с моментом поступления цифры с весом 2 частного, представляет сигнал, который снимается после установки блока в исходное состояние.

Можно условно выделить три режима работы блока, а именно:

З0

1),режим пропуска нулей;

2) режим .приема одного операнда;

3) режим, деления.

Первый режим продолжается от момента начала поступления управляющих сигналов на входы 2б, 27, 28 до момента поступления строба делимого:или делителя. В этом случае ,на входы 22 и 28 очередные разряды олерандов,не поступают.

Второй режим работы блока продолжается от момента поступления строба делимого (делителя) на вход 24 (25) до момента по,ступления строба делителя (делимого) на вход 25(24).

Третий режим работы блока начинается непосредственно после окончания второго режима и,продолжается до момента получения требуемого количества разрядов частного С.

Перед на чалом вычисления в старший разряд регистров сдвига 5 и б записана еди ница, а остальные сумматоры, триггеры, счетчик и регистр блока установлены в,нулевое состояние, В каждом цикле вычислений на управляющие входы 2б, 27 и 28 поочередно поступают соответственно управляющие сигналы уь у и уз.

В режиме пропуска нулей стробы делимого и делителя отсутствуют. В этом случае сумматоры, регистры, трвпгеры и счетчик блока не изменяют своего состояния.

При поступлении на вход 24 или 25 строба операнда, блок переходит в режим приема одного опера нда. Предположим, что первым пришел строб делимого (делителя) на вход

24(25) и соответственно старший разряд делимого а, (делителя b>) на входы 22(28).

Тогда до прихода строба делителя (делимого), по управляющему сигналу уь поступающему,на управляющий вход 2б, на цепь приема кода регистра делимого 2 со второго выхода, ключа 12 лоступает единичный сигнал, а,на управляющие входы дешифраторов 19 и 20 поступает сигнал. При этом код разряда делимого (делителя) дешифрируется дешифратором 19(20), и единичный сигнал с его выхода поступает,на управляющие .входы блока элементов И 7. В результате этого код регистра сдвига 5 через блок элементов И передается в сумматор делимого 1, а через блок

8 код сумматора частного З,передается в сумиматор делимого 1. При этом, если цифра опера яда «2», то блоки 7 и 11 передают удвоенный прямой .код, а блок 8 — удвоенный обратный код. Для «1» блоки 7 и 11 передают прямой код, блок 8 — обратный код, для «1» блок,7 и 11 передают обратный код, блок 8 — прямой код, для «2» блоки 7 и П передают удвоенный обратный код, а блок 8 — удвоенный прямой код. Если цифра операнда «0», то блоки 7, 8 и 11 кода не передают. Управляющий сигнал у, поступающий на управляющий вход 27, не изменяет состояния блока, а по управляющему сигналу уз, поступающему .на управляющий вход

590738

Зо

28, единичный сигнал с четвертого/пятого выхода ключа 12 поступает на цепь правого сдвига регистра сдвига 5(6). При этом содержимое регистра 5(б) сдвигается на один разряд аправо. В регистре делимого 2 в каждом цикле накапливается двоичный код делимого

А, сдвинутый вправо,на четыре значащих разряда (для делителя, в сумматоре 4 в каж.дом цикле накапливается код делителя В). Во втором режиме ра боты триггеры 14, 15, lб, 17, сумматор частного 8 и счетчик 21 не изменяют своего, состояния.

В третьем режиме в каждом цикле на входы 22 и 28 поступают очередные разряды соответственно делимого А и делителя В. По упра вляющему сигналу у, код а; дешифрируется дешифратором 19, и сивнал с его выхода осуществляет передачу кода регистра 5 через блок 7 в сумматор делимого 1. По этому же управляющему сигналу на цепь приема кода регистра делимого 2 по ступает сигнал, а код b; дешифрируется дешнфратором 20, и сигнал с его выхода осуществляет передачу кода сумматора частного 8 через блок 8 в сумматор делимого 1 и передачу кода регистра б в сумматор делителя 4. При этом в сумматаре делимого 1 происходит сложение содержимого регистра делимого 2 с кодами, полученными на выходах блоков 7 и 8, и результат записывается в регистр делимого 2.

По управляющему сигналу у с первого выхода .ключа 12 поступает сигнал на управляющий вход блока 29, на вход счетчика 21 и на тактирующие входы выхадных триггеров

14, 15 и lб. Одновременно с этим со второго выхода ключа 12 поступает сигнал на цепь приема кода регистра делимого 2. При этом блок анализа знаков 29 анализирует состояние старшего разряда сумматора делителя 4 и четырех старших разрядов регистра делимого 2, и единичный сигнал с его выхода по ступает на входы блока 18 и на управляющие входы блоков 9 и 10. Код регистра б через блок 10 передается в сумматор част ного 8, а код сумматора делителя 4 через блок .9 .передается в суиматор делимого 1, где складывается с содержимым регистра 2, и результат записывается в регистр 2 (одновременный анализ четырех старших разрядов регистра 2 блока анализа знаков 22 и прием ,кода в этот регистр возможны, так как регистр является сдвигающим, а следовательно, каждый разряд регистра должен быть построен на паре триггерав или на триггерах с внутрен ней задержкой).

Одновременно с этим кад с выходов блока 18 переписывается в выходные триггеры

14, 15 и lб, а с выходов этих триггеров код очередного разряда частного, поступает соответственно .на выходы частного. Одновремен.но с этим, содержимое счетчика 21 увеличивается на «1». В четвертом цикле режим а де.ления на выходе счетчика 21 появляется сигнал, который устанавливает в единичное состояние триггер 17.

По управляющему сигналу уа с третьего и,пятого выходов ключа 12 1поступают сигналы соответственно на цепь левого сдвига регистра делимого 2 и на цепь правого сдвига регистра сдвига б. При этом содержимое регистра делимого 2,сдвигается влево на один разряд, а содержимое регистра сдвига б сдвигается вправо,на один разряд. На этом заканчивается один цикл вычислений. Следует заметить, чта при передаче обратного и удвоенного обратного, кодов через блоки 7, 10 и

11 на входы свободных (не связанных с выходами регистрав 5 и б) разрядов сумматоров 1, 8 и 4 подаются единичные сигналы.

При передаче кодов через блоки 8 и 9 на входы свободных (не связанных с выходами сумматоров 8 и 4) разрядов сумматора 1 передаются значения старшего разряда соответственна оумматора 8 и 4.

Разряд частного с весом 2 появляется через 5 циклов вычислений после поступления разряда с ввсом2 отстающего BO времени аперанда. Поэтому, для получения частного с точностью 2-" необходимо выполнить

n+5 циклов,вычислений после поступления отстающего во времени операнда.

Режи м прапуска,нулей позволяет подавать операнды на входы устройства по мере их формирования вне устройства и .не требует синхронизации начала поступления управляющих сигналов с моментом подачи операндов,на входы устройства.

Таким образом, введение новых блоков, элементов и связей позволяет предложенному устройству выполнять аперацию деления в реальном масштабе времени и повысить быстродействие в сравнении с известным.

Ф о .р м у л а,и з о б ip е т е н и я

Устройство для деления, содержащее регистр делимого, сумматор делимого, сумматор делителя, сумматор частного, блок элементов И, блок анализа знаков, причем поразрядные выходы сумматора делителя подключены к соответствующим входам блока элементов И, поразрядные выходы которого подключены к первой группе входов сумматора делимого, поразрядные выходы которого подключены к соответствующим входам регистра делимого, поразрядные выходы которого подключены к,второй группе входов сумматара делимого, выходы старших разрядов регистра делимого и сумматора делимого подключены соответственно к первым н вторым .входа м блока анализа знаков, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей и повышения быстродействия устройства, в него введены два дешифратара, ключ, счетчик, четыре триггера, блок элементов ИЛИ, два регистра и четыре блока элементов И, причем соответствующие информационные входы устройства подключены к первым входам соответствующ их дешифр атаров, вторые входы которых подключены к первому управляющему,входу устройства и к первому входу ключа, второй, третий, четвертый и пятый входы которого

590738

2б 27 28

Составитель 8. Жуков

Техред А. Камыш никова

Редактор P. Киселева

Корректор И. Симкина

Заказ 1013/2067 Изд. № 210 Тираж 881

НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий

Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Тип. Харьк. Фил. пред, «Патент» подключены к соответствующим управляющим,входам устройства, выходы дешифраторов подключены к упр,авляющим входам соответствующих дополнительных первого и второго, и третьего блоков элементов И, пораз,рядные выходы первого и второго дополнительных блоков элементов И подключены соответственно к третьей и четвертой группе входов сумматора делимого, поразрядные входы сумматора делителя подключены к соответствующим выходам третьего дополнительного блока элементов И, поразрядные входы которого .подключены к соответствующим входам четвертого дополнительного блока элементов И и к поразрядным выходам первого регистра, вход которого подключен к ,первом у выходу ключа, второй выход которого подключен к входу второго регистра, поразрядные выходы которого, подключены к соответствующим .входам первого дополнительного блока элементов И, выходы блока анализа знаков подключены ко входам блока элементов ИЛИ, к управляющим входам блока элементов И и к управляющим входам четвертого блока элементов И, поразрядные выходы которого подключены к соответспвующим входам сумматора частного, поразрядные выходы которого .подключены,к соответс пвующим входам второго дополнительного блока элементов И, два управляющих входа регистра делимого подключены соотвепственно к третьему и четвертому выходу ключа, пятый выход которого подключен к входу счетчика, к третьему входу блока анализа

10 знаков и к единичным входам трех триггеров, нулевые входы которых подключены к соотвепспвующим выходам блока элементов

ИЛИ, выход счетчика подключен к единичному входу четвертого триггера, выход кото15 рого подключен к шестому входу ключа, единич ные .выходы триггеров являются выхода,ми устройства

Источники информации, принятые во вни20 мание при экспертизе:

1. Авторское свидетельство СССР № 396689, кл. G 06 F 7/52, 1972.

2. Папернов А. А. Логические основы

ЦВТ. М., «Советское радио», 1972,,стр. 235, 25 р,ис. 3.