Устройство для контроля блоков памяти

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЙТВДЬСТВУ (")619968 (61) Дополнительное к авт. свид-ву 526952

2 (51) М. Кл. (22) Заявлено 08.02.77 (21) 2450425/18-24 6 11 С 29/00 с присоединением эаявки № (23) Приоритет

Государственный квинтет

Совета Министров СССР оа донам изобретений н открытий (43) Опубликовано15.08.78.Бюллетень 1430 (45) Дата опубликования описания 05.07.78 (53) УДК 681.327 (088.8) (72) Автор иэобретения

О. К. Капитонов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ

ПАМЯТИ

Изобретение относится к запоминаю= щим устройствам.

По основному авт. св. 14 526952 из- вестно устройство дпя контроля блоков памяти, содержащее блок памяти, бпок управпения, блок сравнения, формирователь кодов, счетчик числа обращений, счетчик математический ожиданий, генератор спучайных чисел и сумматор, при-" чем вход блока управления соединен с выходом блока сравнения, одна группа входов которого соединена с выходными шинами блока памяти, а вторая группас выходами формирователя кодов, выходы которого соединены с адресными шинами блока памяти, вход счетчика числа обращений соединен с выходом блока управления, а выход - со входом счетчика математических ожиданий, выходы которого и выходы генератора спучайных чисел подключены к соответствующим входам сумматора, выходы сумматора соединены с адресными шинами блока памяти.

Недостатком этого устройства являет » ся то, что коды адресов и поспедоватепьность их подачи на адресные шины, будучи однажды получены, вторично воспроизведены быть уже не могут, теряются дпя попьзоватепя, так как формирование адреоной информации происходи по случайному закону. Иными словами, коды адресов и последовательность их подачи на адресные шины, создавшую сбойную ситуацию в проверяемом блоке, не могут быть предоставлены пользователю дпя их анализа и не могут быть многократно повторены с целью конкретизации сбойной ситуации в проверяемом блоке, например, посредством визуапьных средств контроля. Это снижает область применения устройства.

Цепью изобретения является расширение обпасти применения устройства и повышение оперативности KoHTpolfB, Поставпенная цепь достигается тем, 20 что предпагаемое устройство содержит логический бпок и дополнительный блох памяти, управляющий вход которого соединен с одним из ва|ходов бпока управпения, адресные входы — с информационными

25 выходами счетчика числа обращений, ин1 9968

3О

3

6 формационные входы - с выходами сумматора и первыми информационными входа.— ми логического блоха, выходы - co вторыми информационными входами логического бпока, управпяшций вход погического бпока соединен с другим выходом блока управления, а выходы - с адресными входами бпока памяти и входами формирователя кодов.

Нв чертеже изображена схема ус ройства.

Устройство содержит блок управления

1, блок памяти 2, дополнительный бпок памяти 3, имеющий выходы 4, счетчик числа обращений 5, выходы которого соединены с адресными входами 6 блока

3, управляющий вход 7 которого соединен с одним из выходов блока 1.

Устройство также содержит счетчик математических ожиданий 8, сумматор 9, погический блок 10, управляющий вход

11 которого соединен с другим выходом бпока 1. Баок 10 срдержит элемент И

12, элемент ИЛИ 13, элемент И 14, элементы НЕ 15 и 16, элементы И 17 и 18, эпемент ИЛИ 19. Устройство также содержит бпок сравнения 20,. генератор спучайных чисен 21, выход 22 которого соединен с одним из входов сумматора 9, и формирователь кодов 23. Выходы сумматора 9 соединены с информа-. ционными входами 24 блока 3 и первыми информационными входами блока 10.

Выходы 4 блока 3 подключены ко вторым информационным входам бпока 10. Выходы бпока 10 соединены с адресными входами бпока памяти 2 и входами форми. роватепя кодов 23.

Бпок памяти 2 является проверяемым (контролируемым) блоком памяти.

Работа устройства происходит в двух джимах.

В первом режиме блок 1 управления вырабатывает упрввпяющие сигналы, приводящие блок памяти 3 в режим запись, в бпок памяти 2 — в режим чтение".

На управпяющий вход 11 логического блока 10 подается потенциал, разрешаю щий прохождение информации с выхода сумматора 9 через эпементы И 12 и 18 и элементы ИЛИ 13 и 19. Сигнап, пройдя элементы НЕ 15 и 16 запрещает прохождение информации с блока памяти 3.

llanee .работа устройства в этом режиме аналогична работе устройства основного изобретения, т. е, адресная информация,. подаваемая на адресные вхо ды проверяемого бпокв памяти 2, формируется слбжением кодов с генератора спучайных чисел 21 и счетчика математических ожиданий 8. Информация, считанная с выбранной ячейки бпока памяти

2, сравнивается с информацией, вырабатываемой формироватепем кодов 23 в блоке сравнения 20. Резуцьтат сравнения подается на блок 1 управления. Но так как в преднагаемом устройстве адресная информация с выхода сумматор

9, кроме адресных входовпроверяемого бпока памяти 2, еще подается и на входы 24 блока памяти 3, то она записывается в блок памяти 3. Последователь ная запись информации в ячейки блока памяти 3 осуществляется заданием адресной информации на адресные входы 6 со счетчика 5 числа обращений и подачей сигнапа на вход 7 блока 3 бпоком 1, При обнаружении сбоя блаком сравнения

20 все адресные коды и последователь: ность их задания íà адресных входах проверяемого бпока памяти 2 остаются записанными в блок памяти 3. Чтобы получить их для анализа, пользователь может проиндицировать эту информацию на пупьте оператора или вывести ее на печатающее. устройство (нв чертеже не поквзанЬ ).

Во второй режим устройство переводится после обнаружения сбоя. Блок 1 управления вырабатывает управляющие сигналы, переводящиеблок памяти 3 в режим чтение . На управпяющий вход

11 погического блока 10 подается потенцивп, запрещающий прохождение информации с выхода сумматора 9 на адреоные входы проверяемого бпока памяти

2 и разрешающий прохождение информации с выходов 4 блока памяти 3. Адрерные коды, записанные в блок памяти 3, последовательно считываются и подаются на адресные входы проверяемого бпока памяти 2.

Многократное считывание массива чисеч блока памяти 3 позволяет многократно воспроизводить сбойную ситацию в проверяемом блоке памяти 2.

Таким образом, запись кодов адреса и последовательности их выборки в дополнительный блок памяти поэвопяет предоставить их пользователю дпя анапиэа, в последующее и многократное считывание и подача на адресные входЫ проверяемого блока памяти 2 позвопяет попьзователю воспроизводить устойчивую картину сбойных 1 ситуаций и помогает ему в оперативном отыскании причин этих сбоев, что расширяет область применения устройства и повышает оперативность контроля.

Формула изобретения

Устройство дпя контропя бпоков памяти по авт. св. 526952, о т и и ч а к щ е е с я тем, что, с цепью расширения области применения устройства и повышения оперативности контроля, оно содержит погический блок и допопнитепьный бпок памяти, управляющий вход которого соединен с одним из выходов блока управления, адресные входы - с индюома619968

6 ционными выходами счетчика числа обращений, информационные входы - с выходами сумматора и первыми информационными входами погического блока, выходысо вторыми информационными входами логического бпока, управпяющий вход погического бпока соединен с другим выходом блока управпения,а выходы - с адресными входами блока памяти и входами формирователя кодов.

Составитель В. Рудаков

Редактор Н. Каменская Техред Э, ружик Корректор С. Яма лова

Заказ 4516/47 Тираж 7 17 Подписное

UHHHI1H Государственного комитета Совета Министров СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4/5

Филиап ППП "Патент ", г. Ужгород, ул. Проектная, 4