Преобразователь двоично-десятичного кода в двоичный

 

О П И С А Н И Е < >64515I

ИЗОВРЕТЕН И Я

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид;ву— (22) Заявлено 14.02.77 (21) 2451372/18-24 (51) М.Кл. G 06 F 5/02 с нтрисоединением замаки №вЂ” (23) Приоритет—

Государственный комитет по делам изобретений и открытий (43) Опубликовано 30.01.79. Бюллетень № 4 (53) УДК681.325 (088.8) (45) Дата опубликования описания 13.03.79 (72) Авторы изобретения

О. В. Викторов, В. А. Остафин, А. М. Романкевич и О. В. Русанова

Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО

КОДА В ДВОИЧНЫЙ

1 2

Изобретение относится к области цифровой вычислительной техники и автоматики и может быть использовано в вычислительных системах и специализированных вычислителях, Известен преобразователь двоично-десятичного кода в двоичный (1), содержащий весовые входные шины, разделенные по тетрадам и блок суммирования, выполненный на одноразрядных многовходовых сумматорах с многоуровневым переносом. Недостатком известного устройства является его сложность и большой объем аппаратуры.

Наиболее близким техническим решением является устройство (2), содержащее и-тетрад входных шин, (п — 1) многоразрядных комбинационных сумматоров, состоящих из полусумматоров, одноразрядных сумматоров и первого элемента ИЛИ, первые.-:-=входы i-го (i = 1 — (и — 1)) многоразрядного комбинационного сумматора соединены с выходами одноименных разрядов (i — 1)-го многоразрядного комбинационного сумматора, вторые входы соединены с выходами (i — 1)-го многоразрядного комбинационного сумматора, сдвинутыми на один разряд в сторону старших разрядов, а входы трех младших разрядов i-го многоразрядного комбинационного сумматора соединены с тремя входными шинами старших разрядов i-й тетрады, первый вход элемента ИЛИ -го многоразрядного комбинационного сумматора соединен с выходом переноса одноразрядного сумматора соседне5 го младшего разряда, а второй вход соединен с входной шиной старшего разряда -й тетрады.

Недостатком этого устройства также является относительно большое количество

10 необходимой аппаратуры.

Целью изобретения является снижение аппаратурных затрат.

Это достигается тем, что в нем -й многоразрядный комбинационный сумматор (i не

15 кратно трем) содержит второй элемент

ИЛИ, первый вход которого соединен с выходом переноса одноразрядного сумматора соседнего младшего разряда, второй вход соединен с выходом старшего разряда

20 (i — 1) -го многоразрядного комбинационного сумматора, выходы первых элементов

ИЛИ многоразрядных комбинационных сумматоров соединены со входами одноразрядных сумматоров соседних старших раз25 рядов.

Сущность изобретения состоит в том, что старшие разряды параллельных комбинационных сумматоров, номера которых не кратны трем, выполнены в виде схем ИЛИ, приЗ0 чем каждый -й параллельный комбинацион645151 ный сумматор составлен из

j+1

1g2 — 2 одноразрядных двоичных сумматоров и полусумматоров.

Сущность изобретения поясняется чертежом, на котором изображен преобразователь и разрядных двоично-десятичных кодов для n=4.

Устройство содержит тетрады входных шин l — 4, двоичные одноразрядные сумматоры 5 — 7, полусумматоры 8 — 9 и элемент

ИЛИ .10, которые составляют многоразрядный комбинационный сумматор 11; двоичные одноразрядные сумматоры 12 — 17, полусумматоры 18 — 19 и элемент ИЛИ 20, которые составляют многоразрядный комбинационный сумматор 21; двоичные одноразрядные сумматоры 22 — 80, полусумматоры

81 — 88, которые составляют многоразрядный комбинационный сумматор 84, элементы .ИЛИ 85 — 87, а также выходные полюса 88.

Первый, второй, третий, четвертый входные полюса тетрады 1 (счет ведется слева направо) подключенЫ соответственно "к элементам 10 и 5, 8 и б, 5 и 7, б и 9 многоразрядного комбинационного сумматора 11.

Первые входные полюса тетрад 2, 8, 4 подсоединены соответственно к одному входу элементов ИЛИ 85, 8б, 87, другие входы которых подсоединены соответственно к вы ходам одноразрядных" с умматоро в f, 17, 80, а выходы схем ИЛИ подключены соответственно к входам элементов,б, 15, 29. Второй и третий разряды тетрад 2, 8, 4 подсоединены соответственно к элементам 7 и 9, 17 и

19, 80 и 88. Каждый,i-тый выход многоразрядных комбинационных сумматоров 11, 21 подключены соответственно к 1-тому и (i — 2)-му входам комбинационных сумматоров 21, 84. Выходы сумматора 84 подсоединены к выходным шинам 88 устройства.

Старшие разряды многоразрядных комбинационных сумматоров 11 и 21 выполнены в виде элементов ИЛИ.

Устройство работает следующим образом. На тетрады 1 — 4 входных полюсов подается совокупность единичных и нулевых сигналов — код числа, например, 10011001100 1 1 001.

На входы двоичных одноразрядных сумматоров и полусумматоров 5 — 9 и элемент

ИЛИ 10, составляющих многоразрядный комбинационный сумматор,11 через тетрады входных полюсов il и 2 поступает код

10011 001. На сумматоре 11 происходит сложение в)сех кодов:

1) кода, поступающего через входные полюса тетрады 2;

2) кода, поступающего через входные полюса тетрады 1 и сдвинутого относительно предыдущего на один разряд влево;

3) кода, поступающего через входные полюса тетрады 1 и сдвинутого относительно предыдущего на два разряда влево

+ 1001

1001

1001

1100011

На выходе сумматора 11 появляется код

1100011. Этот код и код 1001, поданный на входные полюса тетрады 8, поступают на входы одноразрядных сумматоров и полусумматоров,12 19 и элемент ИЛИ 20, составляющих многоразрядный сумматор 21.

На этом сумматоре происходит суммирование трех кодов:

1) кода, поступающего через входные шины тетрады 3;

2) кода; поетупающего с выхода сумматора И и сдвинутого на один разряд влево относительно предыдущего;

3) кода, поступающего с выхода сумматора 11 и сдвинутого на два разряда относительно предыдущего.

+ 1001

1100011

1100011

111110011 1

На выходе сумматора 2)1 появляется код

11111001hl. На выходы двоичных сумматоров и полусумматоров 22 — 88, составляюа11 щих многоразрядный сумматор 84 поступает через входные полюса тетрады 4 код

1001 и с выхода сумматора 21 код

111,11001 1;1. На сумматоре 84 происходит сложение трех кодов: зБ 1) кода, поступающего через входные шины тетрады 4;

2) кода, поступающего с выхода сумматора 21 и сдвинутого относительно предыдущего на один разряд влево;

4о 3) кода, поступающего с выхода сумматора 21 и сдвинутого относительно предыдущего на два разряда влево

+ 1001

1111100111

11,11100111

10О11100001111

На выходе сумматора 84 появляется код

1001110M01 111, который является двоичным .50 эквивалентом двоична-десятичного кода (1001.1ОО1.1001.1001) >р. Таким образом, предлагаемое устройство реализует преобразование двоично-десятичного числа в двоичйое.

55 В предлагаемом устройстве количество одноразрядных сумматоров и полусумматоров, составляющих параллельные многорази — 1

6О рядные сумматоры равно — — 2

1+1

1g2

j I где 1 — номер многоразрядного комбинационного сумматора, n — число двоично-десятичных разрядов, а 1(6) ближайшее целое, ss но такое, что (b) )b. У наиболее близкого по техническому решению устройства (2) количество одноразрядных сумматоров и и полусумматоров равно (4(j+ 1) — 2), 7=-!

Выигрыш в объеме аппаратуры может быть охарактеризован следующей таблицей.

Количество сумматоров и полусумматоров

Количество десятичных цифр предлагаемое устройство прототип (2) Формула изобретения

Преобразователь двоично-десятичного кода в двоичный, содержащий и тетрад входных шин, (и — 1) многоразрядных комбинационных сумматоров, состоящих из полусумматоров, одноразрядных сумматоров и первого элемента ИЛИ, первые входы

i-го !(=1 (и — 1)) многоразрядного комбинационного сумматора соединены с выходами одноименных разрядов (1 — 1) -го многоразрядного комбинационного сумма2

4

6

8

1Ю

13

58

133

165

16

48

96

126

198 тора, вторые входы соединены с выходами (t — 1) -го многоразрядного комбинационного сумматора, сдвинутыми на один разряд в сторону старших разрядов, а входы трех младших разрядов /-ro многоразрядного комбинационного сумматора соединены с тремя входными шиками старших разрядов (-й тетрады, первый вход элемента ИЛИ i-го многоразрядного

1О комбинационного сумматора соединен с выходом переноса одноразрядного сумматора соседнего младшего разряда, а второй вход соединен с входной шиной старшего разряда 1-й тетрады, о т л и ч а ю15 шийся тем, что, с целью уменьшения аппаратурных затрат, i-й многоразрядный комбинационный сумматор (L не кратно трем) содержит второй элемент ИЛИ, первый вход которого соединен с выходом пере20 носа одноразрядного сумматора соседнего младшего разряда, второй вход соединен с выходом старшего разряда (i — 1)-го многоразрядного комбинационного сумматора, выходы первых элементов ИЛИ многораз25 рядных комбинационных сумматоров соединены со входами одноразрядных сумматоров соседних старших разрядов.

Источники информации, принятые во

30 внимание при экспертизе:

1. Авторское свидетельство СССР № 451991 кл. G Об F 5/02, 1974.

2. Авторское свидетельство СССР

¹ 437068 кл. G 06 F 5/02, 1973.