Устройство для вычисления функции х= а + в
В. И, Жабин, В. И. Корнейчук, В. h. Сидоренко и В. П. Тарасенко (72) Авторы изобретения
Киевский ордена Ленина попитехнический институт им. 50-петия Великой Октябрьской социапистической революции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВИЛИСJII.HÈß Х= /А В Изобретение относится к обпасти Ьычиспитепьной техники и может быть п1.именено в цифровых вычиспитепьных машинах, специализированных вычислительных устройствах и вычислительных средах, построенных на больших интегральных схемах. Известны уст ойства дпя вычисле.-.йия функции Х-" А +, которые позвощпот выпопнять вычисления в том случае, когда все цифры операндов, имеются перед началом вычислений первой цифры резупьтата (11. Недостатком известного устройства явпяется невысокое быстродействие при работе в реальном масштабе времени. Наиболее бпизким техническим решением к предпоженному явпяется устройство, содержащее регистры первого и второго операндов, регистр ПЗУ, первый, второй и третий сумматоры(2). Недостатком известного устройства явпяется низкое быстродействие. Цепью изобретения является повышение быстродействия. Эта цепь достигается тем, что в устройство введены регистр резупьтата, счетчик, элементы И, ИЛИ, первый, второй и третий коммутаторы, вторая, третья и четвертая группы входов блока суммирования соединены соответственно с выходами первого, второго и третье» го коммутаторов, ко входам которых подкпючены соответственно выходы регистров первого и второго операндов и регистра результате, первый управпяющий вход которого и вход счетчика подкпючены к инверсному выходу бпока суммирования, входы двух мцадших разрядов регистров первого и вто рого операндов, входы двух мпадших разрядов, первый и второй управляющие входы первого и второго коммутаторов подкпючены к первому и второму входам соответственно первого и второго операндов, первый тактирующий вход ;устройства соединен с третьими управ-,. 646330 Ъ На чертеже изображена схема устрой-. 25 ства, где 1-(2 и+2)-разрядн тй блок суммирования (П -разрядность операндов)„ 2-(25 +2)-разрядный регистр остатка3 3-(П +2)-разрядный регистр первого операнда; 4-(n +2)-разрядный регистр 30 второго операнда; 5-(П+2)-разрядный регистр результата; 6-(П+4)-разрядный первый коммутатор; 7-(tt +4)-разрядный второй коммутатор; 8-(и+3)разрядный третий коммутатор, 9- -разах 35 рядньтй счетчик; 10 - элемент ИЛИ; 11 - элемент И; 12, 13 — входы первого операнда; 14, 15 - входы второго ойеранда; 1 6, 1 7 - выхо40 ды результата; 18, 19, 20 - такти трующие входы. Регистр 2 имеет цепь левого сдвига на дтта разряда и цепи циклического переноса из старших разрядов в младшие. Регистры 3,4,5 имеют цепи левого сдвига на один разряд. Кроме того,, два младших разряда регистров 3,4 обладают суммирующим свойством, а остальные разряды имеют цепь распрост ранения переноса. Младший разряд регистра 5 обладает суммирующим свойством, а остальные разрядь1 имеют цепь распространения переноса. 50 Исходные операнды А и В и результат Х представлены двоичным избыточным кодом с цифрами 0,1,2. При этом пяющими входами первого и второго . коммутаторов и через элемент ИЛИ— с первыми управляющими. входами третьего коммутатора и регистра остатка, прямой и инверсный выходы 5 старшего разряда которого подключены ко второму управпяющтему входу и входам двух младших разрядов третьего коммутатора и, соответственно, к третьему управляющему входу третьего 10 коммутатора и к одному из входов элемента И, к выходу которого подключен второй вход элемента ИЛИ, второй вхоц элемента И и первые управляющие входы регистров первого и второго опе - 15 рандов подключены ко второму тактирующему входу устройства, третий тактирующий вход которого подключен ко вторым управляющим входам регистров первого и второго операндов, регистра результата, регистра остатка и ко входу обнуле ния счетчика, выходы которого явпяЮт ся выходами устройства. операнды А и В и результат Х имеют вид п А= a„2 1ит И 1 5=X Ь„-2 i-.1 И -1 ХцЕХ,2 Где 4Х;,Q С; 4 j0,1,2) . Каждьпт разряд числа в избыточном представлении кодируется двумя цифрами ие ииожеотва10, 11. При этом цифре 2 соответствует сигнал на входе 12 или l4, или выходе 16. Цифре 1 соответствует сигнал на входе 13 или 15 или выходе 17. Цифре 0 соответствует отсутствие сигналов на входах 12, 13 или 14, 15 или выходах 16, 17. На величины Л и B накладываются следующие ограничения; 1/. <А < 1, 1/2» В < 1. Работа устройства состоит в спедутощем. В исходном состоянии все регистры и счетчик устройства установлены в нулевое состояние. B каждом цикле вычислений на тактирующие входы 18, 19, 20 поочередно поступают соответственно тактирующие сигналы 1, К началу каждого 1-ro цикла вычислений (1>1 2„., ф1 ) на входы 12, 13, и 14, 15 поступают цифры очередных разрядов с1; и 13 .В первом такте цикла вычислений сигнал 9 с входа 18 поступает на цепи выдачи кодов коммутаторов 6 и 7, на вход элемента ИЛИ 10, с выхода которого поступает сигнал на цепи выдачи кодов коммутатора 8 и регистра 2. В результате этого в блоке суммирования 1 происходит суммирование кодов, полученных на выходах регистра 2 и коммутаторов 6;7 и 8 и результат записывается в регистр 2. При этом, если перед выполнением первого такта вычислений код регистра 2 бып положительный (присутствует сигнал на инверсном выходе старшего разряда регистра 2), то на четвертую группу входов блока суммирования 1 через коммутатор 8 передается код со вторых входов этого коммутатора. Если же код регистра 2 был отрицательным (присутствует сигнал на прямом выходе таршего разряда регистра 2), то на четвертую группу входов блока суммирования 1 передается код с первых входов коммутатора 8. На входы четсдвига регистров 2 и 5 и на цепь обнуления счетчика 9. В результате этого к содержимому регистров 3 и 4 прибавляются соответственно цифры o u Ь1 содержимое регистра 2 сдвигается на два разряда влево, содержимое регистра 5 сдвигается на один разряд влево, а счетчик 9 устанавливается в нулевое состояние. При сдвиге отрицательных чисел в регистре 2 на два разряда влево в два младших разряда это г о ре гис тра за пись ваются единицы. На этом заканчивается один цикп вычислений. Дпя получения и разрядов результата необходимо выполнить циклов вычиспений. Уст ойство дпя вычисления функции У-» Л + В», содержащее бпок суммирования, первая группа входов которсъго подключена к выходам регистра остатка, а выходы — -Fo входам регистра остатка, регистры первого и второго операндов, о т и и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр резупьтата, счетчик, элементы И, ИЛИ, первый, второй и третий коммутаторы, вторая, третья и четвертая группы входов блока суммирования соединены соответственно с выходами первого, второго и третьего кбммутаторов, ко входам KoTopbIx подкпючены соответственно вы.ходы регистров первого и второго oneрандов и регистра результата, первый управляющий вход которого и вход счетчика подкпючены к инверсному выходу бпока суммирования, входы двух мпадших разрядов регистров первого и второго операндов, входы двух младших разрядов, первый и второй управпяюшие входы первого и второго коммутаторов подключены к первому и второму входам регистров соответственно первого и второго операндов, первый тактируюший вход устройства соединен с третьими управпяющими входами первого и второго коммутаторов и через эпемент ИЛИ - с первыми управляющими входами третьего коммутатора и регистра остатка, прямой и инверсный выходы старшего разряда которого подключены ко второму управляющему входу и входам двух мпадших разрядов тре тьего коммутатора .и, соответственно, 5 64633п вертой группы блока суммирования 1, не связанные с выходами коммут .тора 8, передается код старшего разряда этого коммутатора. Если существует сигнал на входе 3 3/15/, то через коммутатор 5 6/7/ на вторую(третью) группу входов бпока суммирования 1 передается прямой код. Ecm» существует сигнал на входе 12/14/, то через коммутатор 6/7/ на вторую (третью) группу вхо-. дов блока суммирования 1 передается удвоенный прямой код. Если сигнал на входах 12, 13 и 14,15 отсутствует, то коммутаторы 6 и 7 кодов не передают. На входы второй и третьей группы блока суммирования 1, не связанные . с выходами коммутаторов 5 и 7, подаются, нулевые сигналы. Одновременно с этим, если прп выполнении суммирования в бпоке суммирования 1 результат положительный (существует сигнал на инверсном выходе старшего разряда бпока суммирования 1), то к содержимому регистра 5 и счетчика 9 прибавляется 1. Если результат . отрицатель-25 ный (соответствующий сигнал отсутствует) то регистр 5 и счетчик 9 не изменяет своего состояния. Во втором такте цикла вычислений сигнал с входа 19 поступает на цепи певого 30 сдвига регистров 3 и 4 и на вход элемента И 1 1. В результате этого происходи, сдвиг на один разряд влево содержимого регистров 3 и 4. Одновременно с этим, если существует сигнап на втором входе элемента И 11, т. е. если код в регистре 2 положительный, то сигнал с выхода элемента И 11 поступает на вход элемента ИЛИ 10, 40 с выхода которого сигнал поступает на цепи выдачи кода регистра 2 и коммутатора 8. В резупьтате этого в бпоке суммирования 1 происходит спожение кодов, подученных на выходах регистра 2 и коммутатора 8, и изменение состояния регистра = и счетчика 9 анапогично предыдущему такту. Если же сигнал на втором входе эпемента И 11 отсутствует (код в регистре 2 отрицательный), то суммирования в блоке суммирования 1 не происходит в регистр 5 и счетчик 9 не изменяет своего состояния. После выполнения двух тактов 1го цикла в счетчике 9 находится цифра Х очередного разряда результата. В третьем такте цикпа вычислений поступает сигнал g с входа 20 на цепи приема кода регистров 3 и 4, на цепи Форму па изобретения 17 1б Составитепь В, Сидоренко Редактор С. Равва ТехредС. Мигай Корректор Н. Петрик Заказ 113/39 Тираж 779 Подписное ЦНИИПИ Государственного комитета СССР по депам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Фипиап ППП Патент, г. Ужгород, уп. Проектная, 4 „.,7 64633 к третьему -управпякйчему входу третье-. го коммутатора и к одному из входов эпемента И, к выходу которого подкшочен второй вход эпемента ИЛИ, второй о вход эпемента И и первые управпяо- 5 щие входы регистров первого и второго операндов подкшочены ко второму тактирующему входу устройства, третий тактирую ций вход которого подключен ко вторым управпяюшум входам регист- 10 ров первого и второго операндов, регистра результата, регистра остатка и ко входу обнуления счетчика, выходы которого явпяются выходами устройства. Источники информации, принятые во внимание при экспертизе 1. Авторское свидетепьство СССР, %404082, кл. G 06 F 7/38, 1971. 2. В. ll. Байков, В. Б. Смолов, Аппаратурная реапизация элементарных функций в UBN йзд-во Ленинградского университета, 1975, с. 71, рис. 21.
