Арифметико-логическое устройство

 

ОЛ й(;АХИ

ИЗОБРЕТЕИК

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено02.06.76 (21) 2367316/18-2 с присоединением заявки № (23) Приоритет

Опубликовано 250279. Бюллетень №

Дата опубликования описания 250

Государственный комитет

СССР по делам изобретений и открытий (72) Авторы изобретения

А.A. Солохин и A.В. Филин (71) Заявитель

Институт электронных управляющих машин (54) АРИФМЕТИКО-ЛОГИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может найти применение при построении специализированных вычислительных устройств.

Известны арифметико-логические устройства, позволяющие производить суммирование операндов и формировать различные логические функции двух переменных (11. Недостатком таких устройств является невозможность выполнения сложения операнда с удвоенным другим операндом, а также сдвигов результата.

Наиболее близким к предлагаемому является арифметико-логическое устройство, содержащее регистры первого и второго операндов, блок распространения переносов, полусумматор и первый логический коммутатор, входы разрядов которого соединены с выходами прямого и инверсного значений разрядов регистров первого и второго операндов, первый выход каждого разряда первого логического коммутатора соединен со входом соответствующего разряда блока распространения переносов, выходы разрядов которого соответственно подключены ко входам разрядов полусумматора (2J.

В известном устройстве не выполняются арифметические операции со сдвигом в одном цикле, не выполняются предварительные сдвиги одного иэ операндов и арифметические операции в одном цикле и устройство не имеет дополнительного входа для выполнения коррекции результата, которая необходима при завершении операции деления. Все это ограничивает быстродействие устройства при выполнении операций умножения и деления, Целью изобретения является увеличение быстродействия устройства при выполнении операций умножения и деления.

Для достижения этой цели в устройство введены второй, третий и четвертый логические коммутаторы, блок элементов И и регистр результата, причем первый и второй выходы первого логического коммутатора поразрядно соединены с первым и вторым входами второго логического коммутатора, третий вход которого поразрядно соединен с выходом блока элементов И, выходы разрядов второго логического коммутатора соединены с другими входами разрядов блока распространения переносов и полусумматора, выход ко648979 торого поразрядно соединен со входами третьего и четвертого логичес <их коммутаторов, выходы которых соецинены со входами соответственно регистра второго операнда и регистра результата, выход регистра результата поразрядно соединен со входом блока элементов И.

Поставленная цель достигается также тем, что каждый разряд первого логического коммутатора содержит семь элементов И и два элемента ИЛИНЕ, причем входы первого элемента ИЛИНЕ подключены к выходам первого, второго и третьего элементов И и входу инверсного значения данного разряда первого операнда, а выход — к первому выходу первого логкческого коммутатора, входы второго элемента ИЛИ-НЕ подключены к выходам четвертого, пятого, шестого к седьмого элементов И„а выход — ко второму выходу первого логического коммутатора, первые входы первого и шестого элементов И подключены ко входу инверсного значения данного разряда второго операнда, второго и пятого элементов И вЂ” ко вхо ду прямого значения данного разряда второго операнда, третьего злемен=та И вЂ” ко входу инверсного значения предыдущего разряда второго операнда, четвертого элемента И вЂ” ко входу прямого значения данного разряда первого операнда, седьмого элемента И ко входу прямого значения прець>>дущего разряда второго операнда, вторыс входы первого — седьмого элементов И соединены с соответствующими управляющими шинами; каждый разряц второго логического коммутатора содержит элемент И и элемент ИЛИ-НЕ, выход которого подключен к выходу второго логического коммутатора, а входы — ко второму входу логического коммутатора и выходу элемента И, входы которого соединены с первым и третьим входами второго логического коммутатора.

На фиг. 1 изображена структурная схема арифметико-логического устройства; на фиг. 2 — логическая схема одного разряда первого и второ-о логических коммутаторов, а также блока элементов И, АриФметико-логическое устройство содержит регистр 1 первого операнда, регистр 2 второго операнда„ первый логический коммутатор 3, второй логический коммутатор 4, блок 5. рас пространения переносов, полусумматор б, регистр 7 результата, блок элементов H 8, третий логкческии коммутатор 9, четвертый логический коммутатор 10, первые выходы ll разрядов первого логического коммутатора 3, вторые выходы 12 разрядов перного логического коммутатора 3, первые входы 13, вторые входы 14, треть входы 15 разрядов вто1>ого логического коммутатора 4, первые входы 16 и вторые входы 17 разрядов блока 5 распространения переносов, первые входы 18 разрядов полусумматора 6, вторые входы 19 разрядов полусумматора 6.

Каждый разряд первого логического комму"атора 3 содержит элементы И 20+

22„ элемент ИЛИ-НЕ 23, элементы И 24";

27, элемент ИЛИ-HE 28.

Каждый разряд второго логического ко>лмутатора 4 содержит элемент И 29 и элемент ИЛИ-НЕ 30.

В каждом разряде блока логических элементов И 8 содержится элемент ИНЕ 31.

Устройство выполнено следующим образом, Устройство имеет регистр 1 первого операнда 1 и регистр 2 второго операнда. Выходы прямого и инверсного значе..ий каждого разряда этих регистров соединены с соответствующими входами первого логического коммутатора

3. Первый логический коммутатор 3 имеет для каждого разряда два входа.

Выходы 13 первого логического коммутатора 3 соединены со входами 14 второго логического коммутатора 4 и входами 16 блока 5 распространения переносов. Выходы 12 первого логического коммутатора 3 подключены к входам 13 второго логического коммутатора 4.

Вь>ходы каждого разряда второго логического комлутатора 4 подключены ко входа>л 17 блока 5 распространения переносов и входам 19 полусумматора б.

Выходы блока 5 распространения переносов подключены к входам 18 полусумматора 6. Выходы каждого разряда полусумматора 6 соединены со входами третьего и четвертога логических коммутаторов 9 и 10. Выходы третьего

;Io> è÷>=ñêî>.о коммутатора 9 подключены ко входам регистра 2 второго операнда,- а выходы четвертого логического коммутатора 10 подключены ко входам регистра результата 7. Выходы регистра результата 7 через блок 8 логических элементов И подключены к входам 15 второго логического коммутатора 4.

Один разряд первого логического коммутатора 3 соцержит в каждом разряде семь зле лентов И 20, 21, 22, 24, 25, 26 и 27„ два элемента ИЛИ-НЕ 23 и

28 и имеет шесть информационных входов 32-37, (38 — оцин из входов блока 8 элементов И), семь управляющих шин 39 — 45 и два выхода 11 и 12.

ИнФормационные входы 32-37 первого логического коммутатора 3 подключены к соответствующим выходам регистров 1 и 2 первого и второго операндов. Вход 32 инверсного значения данного разряда первого операнда подключен к первому входу элемента ИЛИ-НЕ 23. Вход 33 инверсного значения данного разряда второго операн85 да подключен к входам элементов И 20

648979 и 26. Вход 34 прямого значения данного разряда второго операнда подключен к входам элементов И 21 и 24.

Вход 35 инверсного значения предыдущего разряда второго операнда подключен к элементу И 22. Вход 36 пря5 мого значения данного разряда первого операнда подключен к входу элемента И 24. Вход 37 прямого значения предыдущего разряда второго операнда подключен ко входу элемента И 27. 10

Каждая управляющая шина 39-:45 первого логического коммутатора 3 подключена ко второму входу соответствующего элемента И 20, 21, 22, 24, 25, 26, 27. Выходы элементов И 20, 21 и 22 Я подключены ко входам элемента ИЛИНЕ 23. Выходы элементон И 24-2 под,— ключены ко входам элемента ИЛИ-НЕ 28.

Выход элемента ИЛИ вЂ  23 подключен к первому выходу 11 первого ло- О гического коммутатора 3. Выход элемента ИЛИ-НЕ 28 подключен ко второму выходу 12 первого логического коммутатора 3. Один разряд второго логического коммутатора 4 включает н себя элемент И 29 и элемент ИЛИ-HE 31.

Первый и третий входы 13 и 15 второго логического коммутатора 4 подключены ко входам элемента И 29. Второй вход 14 нторого логического коммутатора 4 подключен к входу элемента ИЛИ-30

НЕ 30. Выход элемента И 29 подключен к другому входу элемента ИЛИ-НЕ 30, выход которого подключен к выходу вт;рого логического коммутатора 4.

Каждый разряд блока 8 элементов И Я представляет собой элемент И-НЕ 31, первый вход которого соединен со входом 38 прямого значения данного разряда результата, а второй вход подключен к управляющей шине 46.

Устройство работает следующим образом.

В регистр 1 первого операнда и регистр 2 второго операнда помещаются операнды: прямое и инверсное значение каждого разряда операндов пос- @ тупают на соответствующие входы пер" ного логического коммутатора 3 (входы 32-37) и над ними выполняются функции, определяемые управляющими сигналами, поступающими по управляю- 50 щим шинам 39-45. В результате этого на первых выходах 12 первого логического коммутатора 3 формируется коньюнкция либо прямых значений операндов, либо конъюнкция инверсного значения первого и прямого значения второго операндов одноименных разрядов, либо конъюнкция прямого значения второго операнда и прямого значения операнда на разряд младше рассматриваемого, либо логический нуль.

Так же, в зависимости от управляющих сигналов, на вторых выходах 12 первого логкческого коммутатора 3 формируется конъюнкция либо инверсных значений операндов, либо прямо- 65

i o значения первого операнда к инверсного значения второго, либо коньюнкция кннерсного значения первого операнда на один разряд младше рассматриваемого и инверсного значения зторого операнда данного разряда, либо логическая единица.

Выходные сигналы на выходах 11 и

12 первого логического коммутатора

3 поразрядно поступают на первые и вторые входы 13 и 14 второго логического коммутатора 4. На третьи входы 15 второго логического коммутатора 4 поступают сигналы с выходов блока 8 элементов И. Когда производятся операции над операндами, хранящимися в регистрах 1 и 2 первого и второго операндов, блок 8 элементон И закрыт.

Второй логический коммутатор 4 осуществляет дизъюнкцию первых и вторых входов 13 и 14.

Таким образом, при закрытом состоянии блока 8 элементов И в зависимости от управляющих сигналов на управляющих шинах первого логического коммутатора 3, на выходах каждого разряда второго логического коммутатора 4 образуются либо сумма по модулю 2 соответствующих разрядов, либо функция эквивалентности соответствующих разрядов, либо сумма по модулю 2 значения разряда первого операнда на единицу младше рассматриваемого и значения второго операнда рассматриваемого разряда, либо логический нуль.

Выходные

11 первого логического коммутатора

3 и выходные сигналы второго логического коммутатора 4 поступают на входы блока 5 распространения переносов.

Выходные сигналы блока 5 распространения переносов поступают на первые входы полусумматора 6. На вторые входы полусумматора 6 поступают сигналы со второго логического коммутатора 4.

В этом блоке над ними производится логическая операция сложение по модулю 2 и на выходах образуются сигналы суммы.

Сигналы с выходов палусумматора 6 поступают на входы третьего и четвертого логических коммутаторов 9 и

10. В третьем логическом коммутаторе входные сигналы передаются на выход либо без сдвига, либо со сдвигом .на один разряд влево, со сдвигом на два разряда вправо. С выхода третьего логического коммутатора 10 сигналы поступают на вход регистра 2 второго операнда.

Рассмотрим выполнение операции сложения первого операнда с удвоенным вторым операндом и са сдвигом результата на дна разряда вправо. Эта операция, как и операции сложения или вычитания операндов со сдвигом результата на два разряда вправо, является основой для реализации умножения по методу умножения на два разряда одновременно .

8 регистры 1 и 2 первого операнда и второго операнда заносятся слагаемые. Управляющие сигналы, подаваемые ка первый логический коммутатор 3, настраивают его так, что íà первых выходах 11 образуется конъюнкция прямого кода первого операнда и прямого кода второго операнда, сдвинутого на один разряд влево, а на вторых выходах — конъюнкция инверсного кода первого операнда.и инверсного кода второго операнда, также сдвинутого на 30 один разряд влево.

Для выполнения таких функций управляющие сигналы уровня логической единицы подаются на управляющие шины 41, 42 и 45. На другие управляю- 15 щие шины (39,40,43 и 44) подаются сигналы логического нуля" . Элементы И-НЕ 31 закрыты управля>ощим сигналом на управляющей шине 46 и на выходах второго логического коммутатоЮ ра, поразрядно образуется cyI<ма по моцулю 2 удвоеккого первого операнда и второго операнда. Сигналы с первых выходов 1) первого логического коммутатора 3 и с выходов второго логическогo коммутатора 4 поступают на блок 5 распространения переносов.

В з"îì блоке образуются сигналы переноса, которые на полусумм-..òîðàõ 6 складываются по .модулю ? с сигналами с выходов второго логиче-кого 30 коммутатора 4 и образуют сумму, Третий логический коммутатор 9 осуществляет сдвиг кодов с выходов полусумматора 6 на два разряда вправо и результат поступает на вход регистра 35 второго операнда 2.

Аналогично выполняются операции сложения и вычитания со сдвигом ка два разряда вправо. Они отличаются от предыдущей только набором управляющих сигналов первого логического коммутатора 3.

Операция сложения и вычитания кад операндами в первом и втором регистрах 1 и 2 со сдвигом результата на один разряд влево, ка которых осконано выполне«ие деления, отличаются от предыдущих набором управляюших сигналов на третьем логическом коммутаторе 9.

Нри реализации деления в дополни- 50 тельных кодах возникает необходимость произвести в конце выполнения коррекцию результата — прибавить единицу в„ младший разряд результата. Нри выполнении коррекции содержимого регистра результата 7 управляющие сигналы, подаваемые на первый логический коммутатор 3, настраивают e=o так, что на его первых выходах формируются сигналы логического куля, а на вторых выходах — логической единицы, блок 8 элементов И 8 открывается и ка выходах второго логического коммутатора 4 появляется код корректируемого числа. Коды на первых выходах первого логического коммутатора 3 (логический нуль ) и на выходах второго логического коммутатора 4 (код корректируемого числа) эквивалентны сложению корректируемого числа с нулем. На вход перекоса в младший разряд блока 5 распр>странения переноса подается корректиру.ощая единица и на выходах полусумматора 6 появляется корректированное число, которое, пройдя через четвертый логический коммутатор 10, поступает в регистр результата 7.

Таким образом, введенные схемные изменения позволяют выполнять эа одну операцию {один цикл работы устройства) следующую цепочку преобразований информации: сдвиг одного операнqa на один разряд, сложение второго

<>перанда с результатам сдвига первоro операнда и сдвиг результата сло>кения.

Для подобного преобразования информации в прототипе необходимо выполнить три операции, т.е. три раза пропустить обрабатываемую информацию через устройство.

Таким образом, в данном устройстве повышается быстродействие при выполнении операций умножения и деления.

Формула изобретения

1. Арифметико-логическое устройство, содержащее регистрь первого и второго операндов, блок распространения переносов, полусумматор и первый

:.oãII<еский:<оммутатор, входы разрядов которого соединены с выходами прямого и инверсного значений разрядов регистра первого и aToporo операндов, первый выход каждого разряда первого логического коммутатора соединен со входом соответствующего разряда блока распространения переносов, выходы разрядов которого соответственно подключены ко входам разрядов полусумматора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия устройства прк выполнении операций умножения и деления, в него введены второй, третий и четвертый логические коммутаторы, блок элементов И и регистр результата, причем первый и второй выходы -ервого логического коммутатора по .изрядно соединекы с первым и вторым входами второго логического коммутатора, третий вход которого поразрядно соединен с выходом блока элементов И, выходы разрядов второго логи еского коммутатора соединены с другими входами разрядов блока распространения переносов и полусумматора, выход которого поразрядно соединен со входами третьего и четвертогo логи веских коммутаторов, выходы которых соединены со входами сост»етственно регистра второго опе" ракда и регистра результата, выход

64 97о

Я фл,у

Ю2. 1

Составитель B. Березкин

Техред Н - Бабурка Корректор JI. Василина

Заказ 559/46 Тираж 779 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Ж-35 Ра ская H-.á. д. 4 5.с P 1

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 регистра результата поразрядно соединен со входом блока элементов И, 2. Устройство по п.l, о т л ич а ю щ е е с я тем, что каждый разряд первого логического коммутатора содержит семь элементов И и два элемента ИЛИ-НЕ, причем входы первого элемента ИЛИ-НЕ подключены к выходам первого, второго и третьего элементов И и входу инверсного значения данного разряда первого операнда, а выход к первому выходу первого логического коммутатора, входы второго элемента ИЛИ-HE подключены к выходам четвертого, пятого, шестого и седьмого элементов И, а выход — ко второму выходу первого логического коммутатора, первые входы первого и шестого элементов И подклю.- ены ко входу инверсного значения данного разряда второго операнда, второго и пятого элементов И вЂ” ко входу прямого значения данного разряда второго операнда, третьего элемента И вЂ” ко входу инверсного значения предыдущего разряда второго операнда, четвертого злемента И вЂ” ко входу прямого значения данного разряда первого операнда, седьмого элемента И вЂ” ко входу прямого значения предыдущего разряда второго ог еранда, вторые входы первого ф седьмого элементов И содинены с соответствующими управляющими шинами.

3.. Устройство по п.l, о т л и ч а ющ е е с я тем„ что каждый разряд второго логического коммутатора содержит элемент И и элемент ИЛИ-НЕ, выход которого подключен к выходу второго логического коммутатора, а входы — ко второму входу логического коммутатора и выходу элемента И, входы которого соединены с первым и третьим входами второго логического коммутатора.

Источники информации, принятые во внимание при экспертизе.

1. Патент СШР, Р 3596075, кл. 2351!5, 1971.

2. Description et applicattions (une unite aritmeitigue et logue

ИБХ SN Р 74 0nter EIectronigue !

) 12, 1970, с. 38-43.