Логический элемент и-не

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнм

Соцналнстнческнк

Республик (ii) 656213 (61) Дополнительное к авт. свид-ву (22) ЗаЯвлено 143.2.78 (21) 2554011/18-21 с присоединением заявки ¹

1 (51;} М. Кл.

Н 03 К 19/08

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано050479. Бюллетень № 13 (53) УЛК 621. 374 (088. 8) Дата опубликования описания 0504.79 (72) Автор изобретения

A. Н. Кармазинский (73) Заявитель

Московский ордена Трудового Красного Знамени инженерно-физический институт (54) ЛОГИЧЕСКИЙ ЭЛЕМЕНТ И-ИЕ

Изобретение относится к вычислительной технике, электротехнике, автоматике и, в частности, может использоваться в интегральных схемах и БИС на дополняющих МДП-транзисторах. 5

Известны логические элементы И-НЕ на дополняющих МдП-транзисторах, содержащие пары дополняющих и и канальных транзисторов, в которых сток н -канального транзистора под- 1О ключен к стоку Р-канального транзистора и к логическому выходу элемента, затвор П-канального транзистора подключен к затвору р --канально ного транзистора и к логическому вхо-l5 ду элемента, истоки и подложки канальных транзисторов всех пар подключены к шине питания, истоки и подложка П -канального транзистора первой пары и подложки П-канальных 20 транзисторов остальных пар подключены к общей шине, истоки П-канальных транзисторов второй и последующих пар подключены к выходу предыдущей пары 11). 25

Недостатком известных элементов является искажение передачи уровня напряжения .логической единицы при некоторых наборах входных переменных.

Известен элемент И-НЕ, содержащий пары дополняющих и и Р-канальных транзисторов, число которых равно числу входных логических переменных, в каждой паре исток и подложка

Р-канального транзистора подключены к шине питания, сток р-канального транзистора подключен к стоку Пканального транзистора и к соответствующему логическому выходу элемента; затвор Р --канального транзистора подключен к затвору П-канального транзистора и к соответствующему логическому входу элемента: исток и подложка П-канального транзистора первой пары и подложки П-канальных транзисторов остальных пар подключены к общей шине, истоки П -канальных транзисторов второй и последующих пар подключены к логическому выходу предыдущей пары. Элемент содержит дополнительные транзисторы, подключенные между выходом данной пары и выходом последующей пары, причем число дополнительных параллельно включенных транзисторов соответствует номеру данной пары, затвор первого и каждого из последующих дополнительных, параллельно включенных транзисторов подключен к логическому входу первой

656213 4 и последующих пар дополняющих транзисторов, предшествующих данной паре. Дополнительные транзисторы предназначены для улучшения передачи уровня напряжения логической единицы

U при некоторых наборах входных переменных (21.

Недостаток элемента в том,. что дополнительные транзисторы образуют Iloследовательную цепь при передаче уровня напряжения U, что требует

1 увеличения размеров дополнительных 10 транзисторов при интегральном исполнении элементов пропорционально числу логических входов. Это приводит . к увеличению площади, занимаемой элементом на кристалле, и снижению l5 быстродействия.

Цель изобретения — уменьшение площади элемента при интегральном исполнении и повышение быстродействия.

Для достижения поставленной цели в логическом элементе И-НЕ, содержащем пары дополняющих tt..и р-канальных транзисторов, число которых равно числу входных логических переменных, в каждой паре исток и подложка р-канального транзистора подключены к шине питания, сток канального транзистора подключен к стоку П-.канального транзистора и к соответствующему логическому выходу элемента, затвор р -канального транзистора подключен к затвору .П— канального транзистора и к соответствующему логическому входу элемента, исток и подложка П-канального транзистора первой пары и подложки П— канальных транзисторов остальных пар подключены к общей шийе, истоки Пканальных транзисторов второй и последующих пар подключены к логическому выходу предыдущей пары, а 40 также содержащий донолнитапьные рканальные транзисторы в каждой паре, начиная со второй, число которых равно числу пар дополняющих транзисторов, предшествующих данной, 45 затвор первого и каждого -. следующего дополнительного трайзистора подключен соответственно к логическому входу первой и последующих паР дополняющих транзисторов, предшествующих данной паре, истоки и подложки до-. полнительных Р -канальных транзисторов подключены к шине питания, а стоки — к логическому выходу, соответствующему данной паре дополняющих транзисторов.

На чертеже представлена электрическая принципиальная схема элемента И-НЕ.

Устройство содержит логические входы 1"-4 элемента, логические выходы60

5-8 элемента. Число входов и выходов элемента соответствует числу пар дополняющих tl и Р -канальных транзисторов и равно m.Èñòîêè и подложки дополняющих р --канальных транзисторов

9-12, соответственно,первой, второй, третьей и л-ой пары и истоки и подложки дополнительных Р --канальных транзисторов 13-13 подключены к шине 19 питания, сток транзистора 9 подключен к стоку дополняющего h —канального транзистора 20 первой пары, к выходу 5 и к истоку дополняющего П-канального транзистора 21 второй пары, сток транзистора 10 подключен к стокам транзисторов 13 и

21, к выходу 6 и истоку дополняющего tl-канального транзистора 22 третьей пары, сток которого подключен к стокам транзисторов 11, 14, 15, к выходу 7 и к истоку дополняющего

l1-канального транзистора последующей пары (при m 4 к истоку транзистора 23 m -ой пары).

Сток дополняющего П -канального транзистора .23 trt-ой пары подключен к выходу 8 и к стокдм транзисторов

12, 16-18. Исток и подложка транзистора 20 первой пары и подложки транзисторов 21-23 остальных пар подключены к общей шине 24 . В каждой .паре затворы дополняющих П и р --канальных транзисторов (20 и 9, 21 и 10, 22 и

11, 23 и 12) подключены, соответственно, к логическим входам 1-4.

Затворы дополнительных транзисторов

13, 14, 16 подключены к логическому входу 1, затворы транзисторов 15, 17 — к логическому входу 2, -.затвор транзистора 18 подключен к логическому входу предшествующей (Ф-l)-.ой пары.

Устройство работает следующим образом.

На каждом из выходов 5-8 последовательно выполняются функции У, от соответствующих входных .логических переменных Х(, где l= 1,2,3, . m. о

" )(»» 2 «» «2,»»3 «» "2 "»»-" ..., Ye- х1 Х2 хз ". х щ

Особенность работы элемента состоит в следующем. Если бы отсутст-. вовали дополнительные транзисторы, например, отсутствовал бы транзистор

13, то при поступлении на вход 1 напряжения логического нуля U 0, а на вход 2 напряжения логической единицы 0 — на выходе 6 второй пары должен

4 был бы установиться уровень напря4 жения U,, близкий по величине к потенциалу шины питания. Однако, на выходе 6 напряжение будет меньше напряжения питания на величину порогового напряжения транзистора 21, через который уровень напряжения логической единицы с выхода 5 поступает на выход

6.

Очевидно, если элемент имеет m входов, то при поступлении напряжения логического нуля на первый логический вход и напряжения логической единицы на остальные (m -1) входы, (m -1)

tl-канальных транзисторов окажутся

656213 включенными последовательно между вы-. ходами первой и m-ой пары. Поэтому напряжение на выходе m -ой пары будет отличаться от напряжения на выходе первбй пары на величину (m -1) 0 пор., где 0 пор. Р -пороговое напряжение П -канального транзистора. 5

Если предположить, что на выходе 5 напряжение равно напряжению питания

Е, то на выходе 8

0Â bÛÕ - E (e I)U„орп.

ЪВых1-= 0доп- допустимому миниI мальному уровню напряжения логической единицы, то предельное число входов логического элемента IS

Ф - — — +4 (4) Е-0*оп пор. и

Из (1) следует, что, если /E U>

CU пор,p TD практически построить логическую схему нельзя. Чтобы устранить этот недостаток, включены до.полнительные транзисторы . Например, если на входе 1 напряжение U, а 25 на входе 2-U то открывается, канальный транзистор 13 и на выходе б устанавливается уровень напряжения логической единицы такой же, как и на выходе 5. Отметим, что время уста- 30 новления на выходах б и 5 будет практически одинаковым, если транзисторы 9 и 13 имеют одинаковые размеры и к выходам 5 и б подключены оди-, наковые емкостные нагрузки. 35

Так как транзистор 13 предназначен. для установления на выходе б уровня напряжения Ф при одной комбинации входных сигналов, то этот транзистор может иметь минимальные размеры.

Аналогичные функции выполняют и дополнительные транзисторы„ подключенные к выходам других пар.

Например,. транзистор 14 .обеспечивает уровень напряжения U на выходе

7 при Us = U „ Upped- =U, транзистор о 4 45

15 --при Пз„= U и U@,, - 0 . Нао 4 конец, оба транзистора 14 и 15 открыты при UII„ = 0в„=0.Все дополнительные транзйсторы могут иметь минимальные размеры, так как быстродействие 50 элемента будет ограничено только временем установления уровня напряжения на выходе 8 при переключениия напряжения на входе 1 из состояния

U в состояние U" "и при уровне напря- 55 жения, равном U на всех остальных входах.

Таким образом, все дополнительные транзисторы н предложенном элементе имеют при интегральной реализации значительно меньшие размеры, так как на яих не накладываются никакие дополнительные ограничения, Предложенное включение дополнительных транзисторов обеспечивает повьпиение быстродействия элемента при установлении на выходах уровня напряжения логической единицы.

ФорМула изобретения

Логический элемент И-НЕ, содержащий пары дополняющих и и р -канальных транзисторов, число которых равно числу входных логических переменных, в каждой паре исток и подложка р-канального транзистора подключены к шине питания, сток канального транзистора подключен к стоку и-канального транзистора .и к соответствующему логическому выходу: элемента, затвор Р-канального транзистора подключен к затвору tlканального транзистора и к соответствующему логическому входу элемента, исток и подложка И -канального тран- зистора первой пары и подложки и -канальных транзисто ов остальных пар подключены к o6.. " шине, истоки канальных транзисторов второй и последующих пар подключены соответственно к логичен-ему выходу предыдущей пары, а также. содержащий дополнительные б -канальные транзисторы в каждой паре, начиная со второй, число которых равно числу пар дополняющих транзисторов, предшествующих данной, затвор первого и каждого следующего дополнительного транзисгора подключен соответственно к логическому входу первой и последующих пар дополнительных транзисторов, предшествующих данной паре, о т л и ч аю шийся тем, что, с целью уменьшения площади при интегральном исполнении и повышении быстродействия,. истоки и подложки дополнительных р-канальных транзисторов подключены к шине питания, а стоки — к логическому выходу, соответствующему данной паре дополняющих транзисторов.

Источники информации, принятые во внимание при экспертизе

1. Патент США 9 3769523, кл. 307-205, 1971.

2. Патент Великобритании 9 1300495, кл. Н 3 Т, 1972, 19

Составитель Л. Петрова

Техред i3.Бабурка

Корректор С.Шекмар

Редактор И. Марковская

Заказ 191б/1 Тираж 1059

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4