Устройство для восстановления работы процессора

 

Союз Советскмх

Соцнвлнстнческих

Республнк

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

»»696465 (613 Дополнительное к авт. свнд-ву— (22) Заявлено 17,08. 77 (21) 251 7941/18-24 с присоединением заявки М— (23) Приоритет

0публико" ано 05.11.79. Бюллетень J% 41

Дата опубликования описания 10.11,79 (51)М. Кл.

G 06 F 11/04

G 06 F 9/16

Гееудврстееией иемнтет

СССР

Ilo делам изебретеннй и еткрытей (53) УДК 681.325 (088.8) (72) Авторы изобретения

В, Я. Пыхтин, А, П. Запольский, В. Б. Шкляр, А. С. и Б. H. Гущенсков

Самарский (71 ) Заявитель (54) УСТРОЙСТВО ДЛЯ ВОССТАНОВЛЕНИЯ РАБОТЫ ПРОБЕССОРА

Изобретение относится к области вычислительной техники и может быть применено в процессорах малой и средней производительности.

Известно устройство, содержащее блок управления, память, регистры, триггеры, 5 элементы ИЛИ, И (1).

Однако, оно имеет недостаточное быстродействие.

Наиболее близким по технической сущ10 ности к предложенному является устройство, содержащее узел контроля, первый и второй входы которого соединены соответ ственно с первым входом устройства и первым выходом блока микропрограммноIS го управления, второй и третий выходы которого соединены соответственно с первыми выходом устройства и входом локальной памяти, первый и второй выходы которой соединены соответственно со

20 вторым выходом устройства и третьим входом узла контроля, а второй вход локалькой памяти является вторым входом устройства, узел прерываний, первый выход которого соединен с первым входом блока микропрограммного управления (2j.

Однако это устройство также имеет низкое быстродействие при выполнении процедуры восстановления после обнаружения ошибки.

Цель изобретения — повышения быстродействия устройства.

Это достигается тем, что в устройст во введены блок вспомогательных регистров, блок регистров повтора, коммутатор, два регистра, три триггера, элементы

ИЛИ и И. Выход узла контроля через коммутатор соединен со входом первого регистра. Второй выход узла прерываний через первый регистр соединен с первым входом второго. регистра и входом первого элемента ИЛИ, выход которого соединен с входом узла прерываний, первыми входами первого и второго триггеров. Выход первого триггера соединен с четвертым входом узла контроля и вторым входом блока микропрограммного управления, четвертый выход которого

696465 соединен со вторым входом первого триггера и через первый элемент И - со вторым входом второго регистра, первый выход которого соединен с первым входом третьего триггера, а второй выход через последовательно соединенные второй элемент ИЛИ и второй элемент И со а цен с первым входом блока регистров повтора, второй вход и выход которого соединены соответственно с выходом блока вспомогательных регистров и третьим входом локальной памяти. Входы блока вспомогательных регистров соединены с третьим входом устройства, первым выходом локальной памяти, третьим, пятым и шестым выходами блока микропрограммного управления, седьмой выход которого соединен со вторыми входами второго и третьего триггеров, третьим входом второго регистре и пятым входом узла контроля. Восьмой выход блока микропрограммного управления через третий триггер соединен с входом второго элемента ИЛИ. Йевятьтй выход блока микропрограммного управления соединен с входом второго элемента H и через второй триггер — со входом первого элемента И.

Блок — схема устройства приведена на чертеже.

Устройство для восстановления работы процессора содержит блок 1 обработки, блок 2 микропрограммного управления, локальную память 3, блок 4 вспомогательных регистров, блок 5 регистров повтора, коммутатор 6, узел 7 прерываний, узел 8 контроля, ттегистрьт 9 и 10> триггеры 11-13, элементы ИЛИ 14 и

15, элементы И 16 и 17.

Устройство работает следующим обраюм.

Каждая микрокоманда задает два операнда в локальной памяти 3 и функцию блока 1. В процессе выполнения микрокомаще1 выполняется этап чтения исходных операндов из локальной памяти 3 и выполнения операции в блоке 1; и этап записи результата операцйи на место одного иэ исходных операндов в локальной памяти 3. Блок 2 осуществляет дешифрацию микрокоманд и, синхронизацию работы устройства, вырабатывая четыре серии синхросигнелов, сдвинутых друг от» носительно друга: СИ 1-СИ 4 с четвертого, девятого, шестого и восьмого выходов блока 2 соответственно. Выполнение каждого этапа микрокоманды синхронизируется последовательностью CH 1-СИ 4, причем второй этап каждой микрокоманды по времени выполнения совмещается с первым этапом следующей микрокоманды. Узел 8 контролирует работу устройства. При возникновении сбоя коммутатор

6 выделяет типы ошибок соответственно этапу выполнения микрокоманды, в которой они возникли. Сигналы типов поступают на временное хранение в регистр шествующее сбойной микрокоманде, сбрасывает узел 8, регистр 10, триггеры

12 и 13 сигналом с седьмого выхода, блока 2, после чего осуществляет. вози55 рат к сбойной микрокоманде. Таким образом уменьшаются потери времени на

9. По установленному разряду регистра т0 9 элемент 14 вырабатывает запрос на микропрограммное прерывание, поступающий в узел 7 и на входы триггеров 11 и 12. В результате прерывания управление передается микропрограмме повтора, по<.ле чего регистр 9 сбрасывается сигналом иэ узле 7. Qo выхода на прерыва ние устанавливается триггер 11, который запрещает любое изменение состояния устройства. Устройство содержит два блока регистров 4 и 5. Каждый цикл в блок 5 по СИЗ принимается информация о состоянии устройства, которая необходима для повторения текущей микрокоманды. Это - адрес локальной памяти 3 и

25 адрес микрокоманды из блока 2, первоначальное содержимое изменяемой ячейки локальной памяти 3 и состояние блока 1.

В следующем цикле по СИ2 через элемент 17 эта информация переписывает30 ся в блок 5. В случае ошибки в данной микрокоманде регистр 9, триггеры 12 и 13, элементы 15 и 16 обеспечивают блокировку изменения информации в блоке 5 в тот момент, когда в нем находит

35 ся информация, относящаяся к сбойной микрокоманде. йля этого по СИ1 через элемент 16 информация переписывается из регистра 9 в регистр 10. При ошиб40 ке типа, соответствующего второму этапу, блокировка производится немедленно через элемент 15 и инверсный вход элемента 17. При ошибке типа, соответствующего первому этапу по СИ4 устанавли45 вается триггер 13, и блокировка, таким образом, задерживается на один цикл., Для предотвращенйя сброса блокировки по СИ2 устанавливается триггер 12, инверсный выход которого запрещает про50 хождение CHl через элемент 16. Микропрограмма повтора, пользуясь информацией иэ блока 5, восстанавливает состояние устройства, непосредственно пред5 69 повторение, поскольку повторяется самый элементарный шаг в вычислениях — микрокоманда. Кроме того расширяются возможности повторения, так как различные системные действия (прерывания, операции ввода-вывода и т. п.) реализуют ся микропрограммным путем. формула изобр ете ния

Устройство для восстановления работы процессора, содержащее узел контроля, первый и второй входы которого соединены соответственно с первым входом устройства и первым выходом блока микропрограммного управления, второй и третий выходы которого соединены соответственно с первым выходом устройства и входом .локальной памяти, первый и второй выходы которой соединены соответственно со вторым выходом устройства и третьим входом узла контроля, второй вход локальной памяти является вторым входом устройства, узел прерываний, первый выход которого соединен с первым входом блока микропрограммного управления, о т л и ч. а ю щ е е с я тем, что, с целью повышения быстродействия устройства, в него введены блок вспомогательных регистров, блок регистров. повтора, комму аторю дв& регистра, три триггера, элементы ИЛИ-и И, причем выход узла контроля через коммутатор соединен со входом первого регистра, второй выход узла прерываний через первый регистр соединен с первым входом второго. регистра и входом первого элемента ИЛИ, выход которого соединен

6465 6 с входом узла прерываний, первыми входами первого и второго триггеров, выход первого триггера соединен с четвертым входом узла контроля и вторым входом

5 блока микропрограммного управления, четвертый выход которого соединен со вторым входом первого триггера и через первый элемент И вЂ” со вторым входом второго регистра, первый выход которого соединен с первым входом третьеж триггера, а второй выход через последовательно соединенные второй элемент ИЛИ и второй элемент И соединен с первым входом блока регистров повтора, второй вход и выход которого соединены соответственно с выходом блока вспомогательных регистров и третьим входом локальной памяти, входы блока вспомогательных регистров соединены с третьим входом устройства, первым выходом локальной памяти, третьим, пятым и шестым выходами блока микропрограммного управления, седьмой выход которого соединен

25 со вторыми входами второго и третьего триггеров, третьим входом второго регистра и пятым входом узла контроля, восьмой выход блока микропрограммного управления через третий триггер соединен с входом второго элемента ИЛИ, де30 вячый выход блока микропрограммного управления соединен с входом второго элемента И и через второй триггер — co входом первого элемента И.

Источники информации, 35 принятые во внимание при экспертизе

1. Авторское свидетельство СССР

34 535567, кл, Су 06 F 9/16, 1974.

2. Патент США М 3533065, кл. 340-172.5 1970 (прототип).

696465

Составитель Б. Гущенсков

Редактор А. Виноградов Техред M. Келемеш Корректор A. Гриценко

Заказ 6768/49 Тираж 780 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4