Комплементарный логический элемент и-или/и-или-не

 

Ф l

1 г. тратя(ъ-т эх нп чфс б,б,и-зтеяь и"- ... и ц 7l8929

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 24.04.78 (21) 2614857/18-21 с присоединением заявки № (23) Приоритет (43) Опубликовано 28.02.80. Бюллетень № 8 (45) Дата опубликования описания 28.02.80 (51) М. Кл.з

Н 03К 19/08

Государственный комитет (53) УДК 621.375.083 (088.8) по делам изобретений н открытий (72) Автор изобретения

А. Н. Бубенников

Московский ордена Трудового Красного Знамени физико-технический институт (71) Заявитель (54) КОМПЛЕМЕНТАРНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ

И вЂ” ИЛИ/И вЂ” ИЛИ вЂ” НЕИзобретение относится к устройствам импульсной и цифровой техники, в частности к логическим элементам ЭВМ.

Известен двухъярусный логический элемент, в котором для создания логических функций И вЂ” ИЛИ/И вЂ” ИЛИ вЂ” HE прямой и инверсный выходы нижнего яруса соединены с соответствующими объединениями эмиттеров второго яруса (1).

Известен также логический элемент, содержащий генератор тока, переключатели тока в нижнем и верхнем ярусах, на входе переключателя тока нижнего яруса используются входные эмиттерные повторители, инверсный коллекторный выход переключателя тока нижнего яруса соединен с общей эмиттерной точкой переключателя тока верхнего яруса, а прямые коллекторные выходы переключателей тока объединены (2).

Недостатками известных устройств являются наличие двух опорных транзисторов и двух опорных напряжений, значительная величина напряжения питания вследствие последовательного включения ярусов, большая величина потребляемой мощности и невысокое быстродействие.

Цель изобретения — снижение потребляемой мощности и увеличения быстродействия логического элемента И вЂ И/И—

ИЛИ вЂ” HE.

Для достижения поставленной цели в устройство, содержащее переключатели тока и входные эмиттерные повторители на транзисторах n.— — р — n-типа, эмиттеры транзисторов переключателя тока верхнего яруса подключены к коллектору транзистора переключателя тока нижнего яруса, эмиттеры транзисторов которого подключены к источнику тока, введен эмиттерный повторитель на транзисторе р — n — р-типа, вход которого соединен с эмиттерами транзисторов входных эмиттерных повторителей, а выход — с базой транзистора нижнего яруса, причем опорные транзисторы обоих ярусов выполнены в виде многоэмиттерного транзистора, база которого подключена к источнику опорного напряжения.

На чертеже приведена схема комплементарного логического элемента И вЂ” ИЛИ/И—

ИЛИ вЂ” HE. На входе нижнего яруса использовано M параллельно включенных входных эмиттерных повторителей 1>... 1M на

n — р — n-транзисторах с нагрузочным резистором 2, выход которых соединен с базой

25 эмиттерного повторителя на р — n — р-транзисторе 3 с эмиттерной нагрузкой 4, эмиттер которого соединен с базой входного

n — p — и-транзистора 5 переключателя тока нижнего яруса. Эмиттеры транзистора 5

30 опорного n — р — n-многоэмиттерного транзи718929 стора 6 соединены с генератором тока 7.

Инверсный выход переключателя тока нижнего яруса соединен с общей эмиттерной точкой переключателя тока верхнего яруса, выполненного на входных и — р — и-транзисторах 8 ... 8„ с коллекторной нагрузкой 9 и опорном многоэмиттерном транзисторе 6 с коллекторной нагрузкой 10, Логический элемент имеет выходы 11 и 12.

Устройство работает следующим образом.

В исходном состоянии на все входы 1 ...

1„„81... 8„поданы сигналы логического «О» (например, О — в отрицательной логике) .

На эмиттерах транзисторов 1 ... 1> и 3 образуется положительное напряжение, вследствие чего ток генератора тока 7 протекает через транзисторы 5 и 81... 8„, так как МЭТ закрыт. На выходе 11 отрицательное напряжение или логическая «1», на выходе 12— положительное или «О». При подаче на все входы сигналов логической «1» на эмиттерах транзисторов 11... 1M Mи 3 образуется отрицательное напряжение, вследствие чего на выходе 11 положительное напряжение, соответствующее логическому «0», а на выходе 12 — отрицательное или логическая

«1». Если на входы 11... l„поданы сигналы логического «О», а на входы 8i... 8 сигналы логической «1», то на эмиттерах транзисторов 1>... 1„, и 3 образуется положительное смещение, при этом ток генератора тока 7 идет через транзистор 5 и затекает в верхний эмиттерный транзистор 6 и далее на коллекторной нагрузке 10. При этом на выходе 11 — положительное напряжение или логический «О», на выходе

12 — отрицательное напряжение или логическая «1». В зависимости от кодов, поступающих на входы 11...1„, 8i...8>, Ai...A», B ... В„на выходе 11 логического элемента выполняется логическая функция (AiXAz)(... QA )+(BiXBzX XB ), т, е. И—

ИЛИ вЂ” НЕ, а на выходе 12 (А )(А )(...)(XAM)+(BIBB X XB„), т. е. И вЂ” ИЛИ.

Для увеличения быстродействия и уменьшения потребляемой мощности АЭ используются небольшие логические перепады порядка 0,3 — 0,5 В. Транзисторы 11...1„, 3 работают в активном нормальном режиме.

В некоторых специфических режимах возможно использование транзистора 3 в режиме работы с заходом в область отсечки, что не будет увеличивать инерционность передачи информации по первому ярусу на выход. Процесс переключения в транзисторе 5, работающем практически от генератора напряжения (выходное сопротивление эмиттерного повторителя на транзисторе 3 и резисторе 4 достаточно мало) и соединенного своим эмиттером с генератором тока, является в значительной мере благоприятным для достижения требуемого быстродействия логического элемента.

Использование одного опорного многоэмиттерного транзистора с одним источником смещения позволяет значительно упростить конструкцию логического элемента.

Данные его характеризуются малой потребляемой мощностью и малой задержкой распространения сигнала.

Формула изобретения

Ком плементарный логический элемент

И вЂ” ИЛИ/И вЂ” ИЛИ вЂ” HE, содержащий переключатели тока и входные эмиттерные повторители на транзисторах n — р — n-типа, эмиттеры транзисторов переключателя тока верхнего яруса подключены к коллектору транзистора переключателя тока нижнего яруса, эмиттеры транзисторов которого подключены к источнику тока, о т л и ч а юшийся тем, что, с целью снижения потреб35 ляемои мощности и увеличения быстродействия, в устройство введен эмиттерный повторитель на транзисторе р — п — р-типа, вход которого соединен с эмиттерами транзисторов входных эмиттерных повторителей, 40 а выход — с базой транзистора нижнего яруса, причем опорные транзисторы обоих ярусов выполнены в виде многоэмиттерного транзистора, база которого подключена к источнику опорного напряжения.

Источники информации, принятые во внимание при экспертизе

1. MECL — System design handloon, Motorola, 1971.

2. Патент Франции № 2260231, кл, Н ОЗК

5р 19/02, 1975 (прототип), 718929

Составитель А. Янов

Редактор Е. Караулова

Корректор О. Даиишева

Заказ 2921/12 Изд. № 175 Тираж 995 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Типография, пр. Сапунова. 2