Оперативное запоминающее устройство на мдп-транзисторах

 

пщ 769628

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 03,10.78 (21) 2669977/18-24 с присоединением заявки № (51) М. Кл. б 11С 11/40

ГесУдаРстееииый комитет (23) Приоритет (53) УДК 681.327.67 (088.8) (43) Опубликовано 07.10.80. Бюллетень № 37 по делам изоеретеиий и .открытий (45) Дата опубликования описания 07.10.80 (72) Авторы изобретения В. Д. Костюк, Ю. В. Прокофьев, В. П. Сидоренко, А. Я. Сирота, Вик. Н. Смирнов, Влад. Н. Смирнов и Ю. В. Таякин (71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМ

НА МДП-TPAH

Изобретение относится к области вычислительной техники и может быть использовано в оперативных запоминающих устройствах (ОЗУ) с произвольной выборкой на

МДП-транзисторах. 5

Известно статическое ОЗУ на транзисторах (1), содержащее накопитель на запоминающих элементах триггерного типа, дешифраторы строк и столбцов и устройство ввода-вывода данных. 10

Такое ОЗУ отличается простотой в обслуживании, поскольку оно не нуждается в регенерации хранящейся в нем информации.

Недостатком ОЗУ является значительная потребляемая мощность в режиме хранения 15 информации, а также большие размеры кристалла, обусловленные большим количеством транзисторов в каждой ячейке памяти, Известно также ОЗУ (2), содержащее накопитель на динамических запоминающих элементах, дешифраторы строк и столбцов, адресные буферные каскады и схемы ввода-вывода данных. В сравнении со статическим ОЗУ оно потребляет значительно меньшую мощность в режиме хранения информации и занимает меньшую площадь на кристалле, что позволяет изготавливать микросхемы ОЗУ с информационной емкостью порядка 16 кбит. 30

ИНАЮЩЕЕ УСТРОЙСТВО

ЗИСТОРАХ ко;

j т

Недостатком этого ОЗУ является необходимость в периодической регенерации хранящейся в нем информации, причем длительность полного цикла регенерации значительно превышает длительность одного цикла считывания или записи, поскольку регенерация информации во всем ОЗУ осуществляется последовательно по всем строкам матрицы-накопителя.

Во время цикла регенерации обращение к ОЗУ запрещено, следовательно, обращение к нему в произвольный момент времени невозможно.

Наиболее близким техническим решением к изобретению является ОЗУ на МДП-транзисторах (3), содержащее дешифраторы строк и столбцов, адресные формирователи, устройство ввода-вывода данных и накопитель, содержащий динамические запоминающие элементы, каждый из которых имеет внутреннюю цепь регенерации информации.

Хранение информации в этом ОЗУ (так же, как и в динамическом ОЗУ) происходит на внутренней емкости запоминающих элементов, благодаря чему такое ОЗУ потребляет незначительную мощность в режиме хранения информации. Регенерация всей хранящейся в ОЗУ информации осуществляется путем подачи одного импульса на вход «Запись». Поэтому в таком ОЗУ прак769626 тически нет потерь времени на регенерацию, а обращение к нему возможно в произвольный момент времени. По сравнению со статическим ОЗУ указанное ОЗУ имеет меньшие размеры кристалла, так как ячейка памяти содержит меньшее количество гранзисторов, что позволяет создавать ОЗУ с большой информационной емкостью.

Недостатком этого ОЗУ является невозможность проведения многократного считывания без записи и необходимость в периодической подаче импульсов на вход «Запись», в режиме хранения информации, т. е. необходимость в постоянном наблюдении за

ОЗУ, что требует применения сложного периферийного оборудования.

Целью изобретения является расширение области применения ОЗУза счет обеспечения статического режима работы при низкой потребляемой мощности, т. е. такого режима работы, при котором ОЗУ, выгодно отличаясь по потребляемой в режиме хранения мощности от статических ОЗУ, по остальным эксплуатационным характеристикам не уступало им, а именно: характеризовалось возможностью обращения в произвольный момент времени и не нуждалось в подаче каких-либо внешних импульсных сигналов при хранении информации.

Эта цель достигается тем, что в ОЗУ на

МДП-транзисторах, содержащее первый дешифратор, выходы которого соединены с адресными входами блока ввода-вывода информации, выходы которого подключены к разрядным шинам накопителя на динамических запоминающих элементах, ка>кдый из которых содержит запом|щающий и управляющий транзисторы и узел адресации, входы которого соединены с соответствующими словарной и разрядной шинами накопителя, а выход — с истоком запоминающего транзистора и стоком управляющего транзистора, исток которого соединен с затвором запоминающего транзистора, сток которого подключен к шине питания, а затвор управляющего транзистора подключен к тактовой шине накопителя, второй дешифратор и шины записи и выборки, введены блок формирования сигналов регенерации-записи, блок формирования сигнала разрешения адреса, адресные ключи и шина разрешения, которая подключена к первым входам блока формирования сигналов регенерации-записи и блока формирования сигнала разрешения адреса, вторые входы которых подключены к шине записи.

Шина выборки подключена к третьему входу блока формирования сигнала разрешения адреса, выход которого соединен со входами адресных ключей, управляющие входы и выходы которых соединены с соответствующими выходами второго дешифратора и словарными шинами, а выход блока формирования сигналов регенерации — за5

4О

65 писи соединен с тактовыми шинами накопителя.

Кроме того, для уменьшения потребляемой мощности в него дополнительно могут быть введены шины запрета, соединенные с дополнительными выходами блока вводавывода информации и дополнительными входами узла адресации соответствующих динамических запоминающих элементов.

На фиг. 1 представлена структурная схема ОЗУ; на фиг. 2 — часть ОЗУ по п. 2 формулы изобретения с объединенными разрядными шинами накопителя; на фиг.

3 — временная диаграмма работы ОЗУ.

ОЗУ содержит накопитель, включающий запоминающие элементы 1, каждый из которых содержит запоминающий транзистор

2, узел 3 адресации и управляющий транзистор 4. ОЗУ содержит также разрядные шины 5, словарные шины 6, тактовые шины

7, шину 8 питания, второй дешифратор 9 (строк), первый дешифратор 10 (столбцов), устройство 11 ввода-вывода информации, блок 12 формирования сигнала разрешения адреса, блок 13 формирования сигналов регенерации-записи, адресные ключи 14, шины 15 входной и выходной информации, адресные входы 16 и 17, шину 18 разрешения, шину 19 записи и шину 20 выборки.

На фиг. 2 представлена часть ОЗУ, в которой узел 3 адресации каждого запоминающего элемента 1 выполнен на двух транзисторах 21 и 22, и введены шины запрета

23, соединенные с дополнительными выходами блока ввода-вывода 11 и дополнительными входами 24 узла адресации 3 соответствующих динамических запоминающих элементов, а разрядная шина 5 выполнена общей для двух соседних столбцов накопителя.

На фиг. 3 представлена временная диаграмма работы ОЗУ, которая включает диаграмму 25 напряжения на шине 18 разрешения, диаграмму 26 напряжения на шине

20 выборки, диаграмму 27 напряжений на выходе блока 12 формирования сигнала разрешения адреса и на выбранной словарной шине 6, диаграмму 28 напряжения на выходе блока 13 формирования сигналов регенерации — записи. На фиг. 3 обозначены также интервалы времени между импульсными сигналами в режимах считывания и записи, соответственно: интервалы 29 и 30 времени от окончания импульса на шине 20 выборки до начала импульса на шине 18 разрешения, интервалы 31 и 32 времени, равные длительности импульса на шине 18 разрешения, интервалы 33 и 34 времени от окончания импульса на шине 18 разрешения до начала импульса на шине

20 выборки. B течение интервалов времени

35, 36, 37, составляющих длительность импульса на шине 20 выборки, ОЗУ находится в режиме хранения информации.

769628

Устройство зом.

При считывании информации в интервале времени 29 осуществляется обработка адреса дешифраторами 9 и 10 и формирование высоких уровней напряжения на одном из выходов дешифратора 9 строк и на одном из выходов дешифратора 10 столбцов. В интервале 31 времени блок 12 обеспечивает на своем выходе высокий уровень напряжения, которое через соответствующий адресный ключ 14 поступает на одну из словарных шин 6, вследствие чего информация из запоминающих элементов 1, находящихся в выбранной строке накопителя, поступает на соответствующие шины 5. Если емкость затвора транзистора 2 заряжена, т. е. в запоминающем элементе хранится «1», то в интервале 31 времени на соответствующую шину 5 передается высокое напряжение от источника питания Е через транзистор 2 и блок 3 адресации. В случае хранения в запоминающем элементе «О» транзистор 2 закрыт, и потенциал разрядной шины 5 не изменится. Устройство 11 ввода-вывода информации, управляемое сигналами дешифратора 10 столбцов, выбирает соответствующую шину 5 и запоминает поступившую на шину 5 информацию.

Усиление считанного сигнала и передача его на шину выходной информации производится устройством 11 в течение интервала 33 времени, а запоминающие элементы

1 в это время отключаются от шин 5, поскольку блок 12 в интервале 33 времени при считывании обеспечивает «О» на своем выходе, и заряд с выбранной шины 6 снимается через соответствующий адресный ключ 14.

В режиме записи информации так же, как и при считывании, в интервале времени 30 осуществляется обработка адреса дешифраторами 9 и 10 и формирование высоких уровней напряжения на соответствующих выходах дешифраторов 9 и 10, а в интервале времени 32 одна из шин 6 заряжается через соответствующий ключ 14. В интервале времени 32 устройство 11 в соответствии с сигналами на шине входной информации и на выходах дешифратора 10 столбцов формирует напряжение на одной из шин 5, которое через узел 3 адресации выбранного запоминающего элемента передается на сток транзистора 4. Для передачи этого напряжения на затвор запоминающего транзистора 2 через транзистор 4 подается импульс на шину 7. Указанный тактовый импульс подается в интервале 34, в течение которого входная информация сохраняется на шине 5. Импульс на шине 6 имеет ступенчатую форму: уровень напряжения «1» импульса на шине 6 в интервале

34 ниже, чем в интервале 32. Такой режим записи информации ооеспечивает полную передачу напряжения «1» на затвор тран10

65 зистора 2, а также предотвращает разрушение информации в запоминающих элементах, находящихся в выбранной строке накопителя. Формирование тактового импульса на шине 7 и импульса на шине 6 в нужные интервалы времени и требуемой формы обеспечивается блоками 13 и 12 соответственно.

Рсгсперация информации в режиме хранения осуществляется с помощью блока 13, который работает в режиме автоколебаний и генерирует импульсы на своем выходе с низкой частотой следования и большой скважностью, достаточными для компенсации токов утечки в запоминающих элементах и обеспечивающими сохранение информации.

В течение каждого импульса регенерации происходит восстановление хранящейся информации одновременно во всех запоминающих элементах ОЗУ. Внутренняя цепь регенерации запоминающего элемента содержит транзистор 4 и конденсатор 38, который представляет собой емкость перекрытия затвор — сток транзистора 4, искусственно увслпченную с целью расширения диапазона устойчивой работы запоминающего элемента. Регенерация «1» осуществляется благодаря передаче напряжения импульса регенерации через емкость 38 на сток транзистора 4 и передаче затем заряда на затвор транзистора 2 через открытый транзистор 4.

В случае хранения в запоминающем элементе «О» заряд, переданный на затвор транзистора 2 в течение тактового импульса, снимается через транзистор 4 после окончания указанного импульса, для чего уровень напряжения «О» тактового импульса превышает величину порогового напряжения транзистора 4.

При записи в каждом цикле блок 13 формирует тактовый импульс, начало которого соответствуст началу интервала времени 34 (см. импульс 39 па диаграмме 28). Этот импульс поступает на все запоминающие элементы, вследствие чего в каждом цикле записи происходит регенерация всей информации ОЗУ. Длительность импульса 39 в том случае, когда ОЗУ после цикла записи переходит в режим хранения, определяется работой блока 13 так же, как п при работе этого блока в автоколебательном режиме.

При многократном считывании информации из ОЗУ блок 13 работает в автоколебательном режиме и генерирует тактовые импульсы с такой же частотой следования, как и в режиме хранения. Однако при регулярном обращении к ОЗУ генерация тактовых импульсов принудительно прерывается в интервале 31 при считывании и в интервале 32 при записи благодаря наличию в блоке 13 входа останова, подключенного к шине разрешения.

На фиг. 2 представлена часть ОЗУ, отличающегося от приведенного на фиг. 1 варианта ОЗУ сниженным потреблением мощности. При обращении к данному ОЗУ при записи или считывании одновременно с пе- 5 редачей высокого напряжения на одну из словарных шин 6 происходит формирование сигнала выборки на одной из шин запрета 23, в то время, как на остальных шинах запрета 23 сохраняется напряжение «О». 10

Благодаря этому при обращении к ОЗУ лишь один запоминающий элемент накопителя (а не все элементы выбранной строки) подключается к соответствующей разрядной шине. Следовательно, заряд может 15 передаваться одновременно лишь на одну из разрядных шин.

С целью уменьшения топологических размеров накопителя разрядная шина 5 на фиг. 2 выполнена общей для двух соседних столбцов накопителя.

Таким образом, предложенное ОЗУ, содержащее накопитель на компактных и экономичных запоминающих элементах динамического типа, благодаря наличию в нем блока формирования сигналов регенерации — записи и блока формирования сигнала разрешения адреса, обладает по своим внешним характеристикам и удобству применения всеми достоинствами статического чо

ОЗУ.

Формула изобретения

1. Оперативное запоминающее устройство на МДП-транзисторах, содержащее первый дешифратор, выходы которого соединены с адресными входами блока ввода-вывода информации, выходы которого подключены к разрядным шинам накопителя 4р на динамических запоминающих элементах, каждый из которых содержит запоминающий и управляющий транзисторы и узел адресации, входы которого соединены с соответствующими словарной и разрядной 45 шинами накопителя, а выход — с истоком запоминающего транзистора и стоком управляющего транзистора, исток которого соединен с затвором запоминающего транзистора, сток которого подключен к шине питания, а затвор управляющего транзистора подключен к тактовой шине накопителя, и второй дешифратор, шины записи и выборки, отличающееся тем, что, сцелью расширения области применения устройства за счет обеспечения статического режима работы при низкой потребляемой мощности, в него введены блок формирования сигналов регенерации-записи, блок формирования сигнала разрешения адреса, адресные ключи и шина разрешения, которая подключена к первым входам блока формирования сигналов регенерации-записи и блока формирования сигнала разрешения адреса, вторые входы которых подключены к шине записи, шина выборки подключена к третьему входу блока формирования сигнала разрешения адреса, выход которого соединен со входами адресных ключей, управляющие входы и выходы которых соединены с соответствующими выходами второго дешифратора словарными шинами, а выход блока формирования сигналов-регенерации записи соединен с тактовыми шинами накопителя.

2. Устройство по п. 1, отличающееся тем, что в него введены шины запрета, соединенные с дополнительными выходами блока ввода-вывода информации и дополнительными входами узла адресации соответствующих динамических запоминающих элементов.

Источники информации, принятые во внимание при экспертизе

1. Патент США № 3.893.087, кл. G 11С

11/40, 1975.

2. Патент США № 3,786,437, кл. G 1lC

13/00, 1974.

3. Патент США № 3.878.404, кл. Н 01L

11/14, 1975 (прототип).

769628 с Уылу&н ие IЬг 1

Составитель Ю. Ушаков

Техред А. Камышникова Корректор 3. Тарасова

Редактор Л. Утехина

3 1998/8 Изд. № 496 аказ Тираж 673 Подписное

НПО «Поиск» Государственного комитета СССР по делам изобретении и ткр и" отк ытий

113035, Москва, K-35, Раушская наб., д. 4/5

Типография, пр. Сапунова, 2