Преобразователь кода грея в параллельный двоичный код

 

ОП ИСА

ИЗОБРЕТЕН ИЯ (1 788104

Н И Е

Союз Соаетсннк

Соцналнстнческнк

Республнк

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (22) Заявлено 28.06.78 (21) 2635249/18-24 с присоединением заявки М (28) Приоритет (5! )М. Кл.

6 06 F 5/02

Гоеудврстввиный комитет

Опубликовано 15 12 80 Бюллетень .% 46

Дата опубликования описания 15.12;80

M делам изобретений и открытий (5З ) Й К 681.325 (088.8) М. Ф. Зарипов, 3, M Гафаров, Б. Э. Рахимов, А. H. Щеглов и О, К. Тухватшин (72) Авторы изобретения (71) Заявитель

Уфимский авиационный институт им. Орджоникидзе (54) Г1РЕОБРАЗОВАТЕЛЬ КОДА ГРЕЯ

В ПАРАЛ 1ЕЛ1 НЫй Д ОИЧНЫй КОД

Изобретение с;аосытт:.л к устройствам автоматики и вычислительной техники, а более конкретно к преобразователям кодов, и может быть использовано при построении цифровых следящих систем, в цели обратной связи кото5 рых используется преобразователь типа перемещение-код.

Известен преобразователь кода Грея в двоичный код, содержащий сдвигающий регистр, триггер счета, элемент И, распределитель и ячейку запрета (в.).

Недостатком известного преобразователя является низкое быстродействие.

Наиболее близким к предлагаемому является преобразователь кода Грея, содержащий рас-, пределитель, выходной регистр, входные поразрядные элементы И, выходы которых подключены к соответствующ входам установки

"1" выходного регистра, выходные поразрядные схемы И, входы которых соединены с еди- о ничными выходами соответствующих разрядов выходного регистра, дополнительный элемент

И, триггер счета, элемент задержки, вход которого соединен с шиной подачи кода Грея, а выход — со счетным входом триггера счета, причем управляющие выходы распределителя соединены со входами входных поразрядных элементов И, со входом дополнительного элемента И, со входами всех выходных поразрядных элементов И и со входами установки "0" всех разрядов. выходного регистра, единичный выход триггера счета соединен со входом дополнительного элемента И и со входами входных поразрядных элементов И, выход дополнительного элемента И соединен со счетными входами всех разрядов выходного регистра, а выходы выходных поразрядных элементов И подключены к соответствующим шинам выдачи двоичного кода устройства. 2 .

Недостатком устройства является также относительно невысокое быстродействие.

Цель изобретения — повьпцение быстродействия преобразователя.

Поставленная цель достигается тем, что в преобразователь кода Грея в параллельный двоичный код, содержащий распределитель на и выходов, выходной регистр, информационные входы всех разрядов которого, кроме

3 788! 0 младшего, подключены к выходам элементов

И входной группы, первые входы которых объединены и подключены к прямому выходу счетного триггера, счетный вход которого через элемент задержки подключен ко входу

5 преобразователя, и-ный выход распределителя подключен к управляющим входам выходного регистра, вторые входы элементов И входной группы подключены к соответствующим, выходам распределителя, первый дополнительньй

10 элемент И, первый вход которого соединен с (n-1)-м выходом распределителя, а второй вход — с единичным выходом счетного триггера, первые входы элементов И первой выходной, группы соединены с единичными выходами

15 соответствующих разрядов выходного регистра, введены вторая выходная группа элементов И, первые входы которых соединены с нулевыми выходами соответствующих разрядов выходного . регистра, второй дополнительный элемент И, первый вход которого соединен с первым вхо20 дом первого дополнительного элемента И, а второй вход подключен к нулевому выходу счетного триггера, управляющий вход которого подключен к и-му выходу распределителя, вто25 рые входы элементов И первой и второй выходных ryyrm объединены и подключены к выходам соответственно второго и первого дополнительных элементов И, первые входы элементов

ИЛИ группы подключены к выходам соответст« вующих элементов И выходной группы, вторые входы — к выходам соответствующих элементов И первой выходкой группы, а выходы элементов ИЛИ группы являются выходами преобразователя.

Блок-схема предлагаемого устройства приве- 35 дена на чертеже.

Устройство содержит распределитель 1, выходной регистр 2, элемент 3 задержки, счетный триггер 4, входные блоки элементов И старших ц разрядов 5 — 7 (входной элемент И младшего разряда отсутствует), первый 8 и втором 9 дополнительные элементы И, выходные 10 — 13 и добавочные 14 — 17 блоки элементов И и поразрядные элементы ИЛИ 18 — 21. Управляющие выходы 22 — 24 распределителя 1 соединены соответственно со входами входных блоков элементов И 5 — 7, уцравляющий выход 25 соединен со входом 26 первого 8 и со входом 27 второго 9 дополнительных элементов И, а управляющий выход 28 распределителя 1 подключен ко входам установки "0" всех разрядов выходного регистра 2 и ко входу установки "0" триггера 4 счета. Вход элемента 3 задержки. соединен с шиной 29 подаю кода Грея, а выход — со счетным входом счетного триггера 4. Нулевой выход 30 счетного триггера 4 подключен ко входу 31 второго дополнительного элемента И 9, а единичный выход 32 счетного триггера 4—

4 4 ко входу 33 первого дополнительного элемента

И 8 и ко входам всех входных блоков элемен тов И 5 — 7, Выходы входных блоков элементов

И 5 — 7 соединены со входами установки "!" соответствующих разрядов выходного регистра 2.

Единичные выходы всех разрядов выходного регистра 2 соединены со входами соответствующих выходных элементов И 10 — 13, а нулевые выходы всех разрядов выходного регистра 2— со входами соответствующих добавочных элементов И 14 — 17. Выход первого дополнительного элемента И 8 подключен ко входам всех добавочных элементов И14 — 17, а выход второго дополнительного элемента И 9 — ко входам всех выходных блоков элементов И 10 — 13. Выходы выходных блоков элементов И 10 — 13 и выходы добавочных элементов И 14 — 17 через соответствующие поразрядные элементы ИЛИ 18-21 подключены к шинам 34 — 37 выдачи двоичного кода устройства.

Устройство работает следующим образом, В первом такте на выходе 28 распределителя 1 появляется импульс, устанавливающий все триггеры выходного регистра 2, а также триггер 4 счета в исходное нулевое состояние. Одновременно с этим импульсом с шины 29 на вход элемента 3 задержки поступает сигнал, соответствующий первому (младшему) разряду кода

Грея: задержка его поступления на счетный вход триггера 4 счета не превышает периода следования тактовых импульсов с распределителя 1, т.е. кодовые сигналы поступают на счетный вход триггера 4 счета в промежутках между подачей импульсов.с распределителя 1, После прохождения элемента 3 задержки сигнал, соответствующий первому разряду кода Грея, появляется на счетном входе триггера 4. Затем на вход блока 5 подается второй тактовый импульс с выхода 22 распределителя 1. Одновременно с ним на вход элемента 3 задержки приходит сигнал, соответствующий второму разряду кода

Грея. Импульсом второго такта с выхода 22 через блок 5 во второй разряд регистра 2 записывается состояние триггера 4, вызванное приходом на его счетный вход сигнала первого (младшего) разряда кода Грея (триггер младшего разряда регистра 2" всегда находится в нулевом состоянии). После этой записи на счетном входе триггера 4 появляется сигнал, соответствующий второму разряду кода Грея (уже прошедший через элемент 3 задержки). Состояние триггера 4 счета, Вызванное действием этого сигнала, импульсом третьего такта с выхода 23 через блок

6 записывается в третий разряд регистра 2. Одновременно с импульсом третьего такта на вход элемента 3 задержки поступает сигнал, соответствующий третьему разряду кода Грея. !1ройдя элемент 3 задержки, данный сигнал появляется на счетном входе триггера 4 счета Сосн лние

788104 последнего, вызванное появлением на его счетном входе сигнала третьего разряда, импульсом четвертого такта с выхода 24 через блок 7 записывается в четвертый разряд регистра 2. Одновременно с импульсом четвертого такта на вход элемента 3 задержки поступает сигнал, соответствующий четвертому (старшему) разряду кода

Грея. Пройдя через элемент 3 задержки, данный сигнал появляется на счетном входе триггера 4 счета. После этого с выхода 25 распределителя

1 на входы 26 и 27 элементов 8 и 9 подается пятый (последний) тактовый импульс. Если к этому времени триггер 4 счета хранит "0" (что представляет собой результат сложения по модулю два всех разрядов кода Грея), то задействует его выход 30 и срабатывает элемент И 9. Возника ющий на выходе последнего сигнал поступает. на входы выходных элементов И 10 — 13, в результате чего через поразрядные элементы ИЛИ

18 — 21 на шины 34 — 37 проходит прямой код щ числа, записанного в регистре 2 (т,е. на шины

34 — 37 поступают сигналы с единичных выходов регистра 2). Если же к моменту поступления пятого тактового импульса с распределителя 1 триггера 4 счета хранит "1" (что представляет 2ч собой результат сложения по модулю два всех разрядов кода Грея), то задействует его выход

32 и ср- .батывает элемент И 8. Возникающий на выходе последнего сигнал поступает на входы добавочных элементов И 14 — 17, в результате че- р го через поразрядные элементы ИЛИ 18 — 21 на шины 34 — 37 проходит обратный код числа, записанного в регистре 2 (т.е. на шины 34 — 37 поступают сигналы с нулевых выходов разрядов регистра 2), С шин 34 — 37 полученный параллельный двоичный код может быть подан на другое уст1эойство, например на вход вычислительной машины.

Таким образом, в предлагаемом устройстве для преобразования и-разрядного кода Грея в параллельный двоичный код требуется всего (n + 1) такт (т.е. (и + 1) временный интервал, что на два такта меньше, чем в известной схеме. Это достигается тем, что в предлагаемом преобразователе исключен такт инвертирования

45 содержимого регистра 2, а также совмещением момента подачи первого (младшего) разряда кода

Грея с первым тактом (с тактом установки регистра 2 в исходное нулевое состояние). В итоге увеличивается быстродействие преобраэовате50 ля кода Грея в параллельный двоичный код. ь

Формула изобретения

Преобразователь кода Грея в параллельный двоичный код, содержащий распределитель на и выходов, выходной регистр, информационные входы всех разрядов которого, кроме младшего, подключены к выходам элементов И входной группы, первые входы которых объединены и подключены к прямому выходу счетного триггера, счетный вход которого через элемент задержки подключен ко входу преобразователя, и-ный выход распределителя подключен к управляющим входам выходного регистра, вторые входы элементов И входной группы подключены к соответствующим выходам распределителя, первый дополнительный элемент И, первый вход которого соединен с (n-1)-м выходом распределителя, а второй вход — с единичным выходом счетного триггера, первые входы элементов И первой выходной группы соединены с единичными выходами соответствующих разрядов выходного регистра, отличающийся тем, что, с целью повышения быстродействия ! в него введены вторая выходная группа элементов И, первые входы которых соединены с нулевыми выходами соответствующих разрядов выходного регистра, второй дополнительный элемент И, первый вход которого соединен с первым входом первого дополнительного элемента И, а второй вход подключен к нулевому выходу счетного триггера, управляющий вход которого подключен к и-му выходу распределителя, вторые входы элементов И первой и второй выходных групп объединены и подключены к выходам соответственно второго и первого дополнительных элементов И, первые входы элементов ИЛИ группы подключены к выходам соответствующих элементов И второй выходной группы, вторые входы — к выходам соответствующих элементов И первой выходной группы, а выходы элементов ИЛИ группы являются выходами преобразователя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР М 193787, кл. G 06 F 5/02, 18.02.66.

2. Авторское свидетельство СССР И4 431512, кл. G 06 F 5/02, 22.08.72 (npozomn).

37 56 2

Составитель Н, Измайлова

Техред И. Асталош

Редактор И. Нанкина

Корректор С. Иекмар

Заказ 8352/56

Тираж 751

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб„д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4