Изобретение относится к контрольноизмерительной технике и предназначено для функционального контроля и диагностики неисправностей сложных цифровых объектов, в частности больших интегральных схем оперативных запоминающих устройств(БИС ОЗУ) в условиях их массового производства. Оно может быть использовано также для контроля и поиска неисправностей различных устройств вычислительной техники и автоматики, построенных на интегральных схемах.

Известно устройство для контроля цифровых объектов, содержащее блок . IS хранения программы, блок управления, блок анализа, генератор тестов, блок сопротивления и блок сравненияЯ1. .

Наиболее близким к изобретению по технической сущности является устрой- 20 ство для контроля блоков памяти, содержащее счетчик адресов, счетчик адресных операций, дешифратор, блок сравнения количества циклов и амплитудно-временной дискриминатор, причем счетчик адресов подключен к блоку формирования адресов, блоку сравнения адресов и блоку анализа, к блоку сравнения адресов и блоку сравнения циклов, блок формирования сигна- 30 лов управления, соединенный с программным блоком и блоками управления, выходы амплитудно-временного дискриминатора подключены к выходам счетчикаадресов, программного блок а формиров ания чисел, а выход вЂ” к блоку управления входы счетчика адресных операций соединены с программными блоками и блоком управления, а выходы вЂ” c входами счетчика адресов, блока формирования адресов и блока формирования чисел., вход дешифратора подключен к выходу счетчика циклов, а выходы вЂ” к входам блока анализа, блока формирования адресов и блока сравнения циклов, входы блока сравнения количества циклов соединены с программным блоком и выходом сетчика циклов, а. выходы вЂ” с входами коммутатора и блока управления P j .

Недостатками известного устройства являются низкие качество, полнота и достоверность контроля.

Цель изобретения вЂ” повышение достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля цифровых объектов, содержащее блок управления, блок хранения программы, счетчик адреса, счетчик циклов, блок

798844 сравнения, дискриминатор, формирователь чисел, формирователь сигналов, формирователь адреса и коммутатор, причем первый выход блока хранения программы соединен с первым входом формирователя чисел, выход которого подключен к первому входу дискриминатора и к первому входу коммутатора, выход которого подключен ко второму, входу дискриминатора, второй выход блока хранения программы соединен с первым входом счетчика циклов, первый выход которого подключен к первому входу формирователя адреса, второй.вход которого соединен со вторым входом блока сравнения и с первым выходом счетчика адреса, второй 15 выход которого подключен к первому входу блока управления, первый выход которого соединен с первым входом счетчика адреса, второй вход которого подключен к третьему выходу. 20 блока хранения программы, четвертый выход которого соединен с первым входом формирователя сигналов, второй вход которого подключен к управляющему выходу блока управления, второй выход кОторого подключен к третьему входу дискриминатора, выход которого подключен ко второму входу блока управления, третий вход которого соединен со вторым выходом счетчика циклов второй вход которого подключен к третьему выходу блока управления, четвертый выход которого подключен к первому входу блока хранения программы, пятый выход которого соединен с четвертым входами блока управления, шестой выход которого подключен к четвертому входу дискриминатора, выход формирователя сигналов подключен ко второму входу коммутатора, третий вход которого подключен к вы- Д() ходу формирователя адреса, введены делитель частоты, счетчик и элемент

ИЛИ, причем первый вход делителя частоты соединен с седьмым выходом блока хранения программы, второй вход делителя частоты объединен с первым входом счетчика и с пятым выходом блока управления, пятый вход которого подключен к первому выходу, делителя частоты, второй выход которого подключен ко второму входу формирователя частоты и к первому входу элемента ИЛИ, третий вход формирователя частоты. объединен с выходом блока

cðàâHåíèÿ, со вторым входом счетчика, с третьим входом делителя частоты и H подключен к шестому входу блока управления, седьмой вход которого подключен к третьему входу счетчика, вы.ход которого соединен со вторым входом элемента ИЛИ.и с четвертым gg входом формирователя чисел, выход элемента ИЛИ соединен с третьим входом формирователя адреса.

Таким образом, за счет введения ,указанных узлов и связей расширяются возможности программирования и тем самым повышается качество контроля.

На чертеже изображена блок-схема устройства для контроля цифровых объектов, например BHC ОЗУ.

Устройство содержит блок 1 управления, блок 2 хранения программы, счетчик 3 адреса и счетчик 4 циклов, блок 5 сравнения, дискриминатор б, формирователь 7 чисел, формирователь

8 сигналов, формирователь 9 адреса, делитель 10 частоты, счетчик 11, элемент 12 ИЛИ и коммутатор 13.

Блок 1 управления. имеет двусторонние связи с блоками 2 хранения программы, счетчиками 3, адресов и 4 циклов, дискриминатором б, делителем

10 частоты и счетчиком 11. Один из выходов блока 1 управления подключен к формирователю 8 сигналов управления. Вход блока 1 управления, связанный со входами формирователя 7-чисел, делителя 10 и счетчика 11, подключен к выходу блока 5 сравнения. Блок

2 хранения программы имеет многоканаль-. ные связи со счетчиками 3, адреса и 4 циклов, дискриминатором 6, формирователем 7.чисел, формирователем 8 сигналов и делителем 10 частоты с программируемым коэффициентом деле- . ния. Счетчики 3 и 4 подключены, соответственно, к одним и другим входам блоков 5 и 9. .Первые входы делителя

10 частоты и счетчика 11 объединены и подключены к выходу блока 1 управления, вторые входы названных узлов также объединены и подключены к выходу блока 5 сравнения. Выход делителя

10 частоты соединен с первыми входами формирователя 7 чисел и элемента 12

ИЛИ, а выход счетчика 11 вЂ” со вторыми входами указанных узлов. Выход элемента 12 ИЛИ соединен со входом формирователя 9 адреса. Коммутатор 13 подключен ко входам дискриминатора

6 и выходам формирователей 7-9.

Блок 1 управления служит для координации работы узлов и блоков устройства при реализации различных алгоритмов контроля (тест-последовательностей.) Блок 1 управления состоит из программируемого генератора тактовых импульсов, предназначенного для задания периода следования импульсов, и устройства синхронизации, синхронизирующего работу счетчиков

3 и 4 дискриминатора. б, делителя 10 частоты с программируемым коэффициентом деления и счетчика 11.

Программный блок 2 представляет собой набор N -разрядных регистров памяти (в нашем случае и предназначен для хранения информации, необходимой для выполнения программ контроля параметров больших интегральных схем оперативного запоминающего. устройства (БИС ОЗУ). Эта информация содержит данные о реализуемом алгоритме контроля(синтезе необходимой

798844 тест-последовательности) о размере контролируемой БИС ОЗУ (т. е.- o

l количестве разрядов адреса) об области контроля, границами которого является начальный и конечный адрес; ,о длительности периода следования импульсов синхронизации; о величинах граничных значений считываемого сигнала "0" и "1" для дискриминатора 6> о длител=™ости управляющих-импульсов .для блока 8 и их задержке относительно импульсов синхронизации;. о порядке прохождения информации ( прямой или инверсной) на входы контролируемого БИС ОЗУ. Информация в программный блок 2 может быть занесена из электронной вычислительной машины (ЭВМ) или с пульта управления(на чертеже не показаны).

Счетчики 3 и 4 представляют собой

-разрядные двоичные счетчики(в нашем случае 16-разрядные счетчики). 2

Счетчик 3 адреса предназначен для выбора контролируемой ячейки памяти и формирования кода ее адреса, а счетчик 4 циклов-для подсчета количества циклов при реализации циклических алгоритмов контроля, например "бегущая 1 или "0", а также для выбора формирования кода адреса

П вЂ” ячейки при реализации алгоритма контроля" реверсивный скачок с переменным шагом".

Блок 5 сравнения циклов представляет собой набор цифровых компараторов (по числу разрядов счетчиков

3 и 4), предназначенных для поразрядного сравнения двоичных кодов, посту35 пающих с выходов разрядов счетчиков

3 и 4 и формирования при. равенстве этих кодов сигнала, разрешающего смену адреса 0 вЂ” ячейки.

Дискриминатор 6 представляет со- 40 бой,два аналоговых компаратора с 4входовыми логическими элементами И на выходе. Один из компараторов предназначен для сравнения амплитуды выходного уровня с заданным опорным 45 уровнем "0", а второй вЂ” с уровнем

"1". Логические элементы И предназначены для фиксации момента сравнения. формирователь 7 чисел выполнен щ на Д-триггерах и логических элементах И и ИЛИ. Назначение формирователя 7-формирование числового кода для контролируемого БИС ОЗУ.

Формиррватель 8 управляющих.сигналов выполнен на регистре„ двух

55 цифровых компараторах и двух двоично-десятичных счетчиках. Он предназначен для формирования импульсов с заданной задержкой относительно импульса пуска и с заданной длитель- d0 ностью, формирователь 9 адреса представляет собой дешифратор, инверторы и двухканальный коммутатор. Блок 9 предназначен для выработки адреса со 45 ответствующей ячейки контроля согласно заданному алгоритму.

Делитель 10 частоты с программируемым коэффициентом деления пред-. ставляет собой N -разрядный счетчик и предназначен для задания числа обращений от р -ячейки памяти к гт -ячейке контролируемого БИС

ОЗУ, причем число обращений равно М

-1. р Счетчик 11 представляет собой двоичный счетчик, предназначенный для формирования разрешения контроля n+1 ячейки памяти.

Элемент 12 ИЛИ предназначен для пропускания сигналов управления в формирователь 9 адреса.

Коммутатор 13 для включения контролируемого объекта представляет собой релейную матрицу, обеспечивающую подключение выводов контролируе.мого БИС ОЗУ к соответствующим узлам.

Устройство работает следующим образом.

В коммутатор 13 помещают контро5 лируемое БИС ОЗУ.

По сигналу "Пуск" от блока 2 хранения программ на реализацию требуемого алгоритма на выходах блока 1 управления устанавливаются следующие сигналы: сигнал разрешения на работу счетчика 3 адреса, разрешения формирования сигналов записи инвЂ” формации посредством формирователя

9 сигналов управления, запрещения прохождения тактовых импульсов на счетчик 4 циклов, делитель 10 частоты и счетчик 11, и,сигнал разрешения записи информации из блока 2 хранения программы в узлы и блоки устройства. По получении этого сигнала из блока 2 хранения программы заносится программа контроля в счетчики 3 и 4, в дискриминатор 6, в формирователи 7-9 и в делитель 10 час- тоты с программируемым коэффициентом деления. После занесения программ контроля из блока 2 хранения программ в перечисленные узлы и блоки .происходит формирование адресов ячеек памяти контролируемой БИС ОЗУ согласно реализуемому алгоритму контроля.

При реализации алгоритма контроля "шахматный порядок" счетчик 3 адреса через формирователь 9 адреса производит выбор ячеек памяти контролируемого БИС ОЗУ. При этом формиро.ватель 7 вырабатывает числовой код, который посредством формирователя 8 управляющих сигналов заносится в выбранную ячейку контроля, устройство переходит из режима записи в режим считывания информации со всего поля адресов контролируемого БИС ОЗУ.

При реализации алгоритма контроля

"бегущая" 1 или "0" счетчик 3 адреса работает аналогичным образом, а счетчик 4 циклов осуществляет подсчет

798844 количества циклов и формирует сигнал в двоичном коде, который поступает в блок 5 сравнения и сравнивается в нем с двоичными кодами счетчика 3 адреса.

При равенстве указанных кодов блок

5 сравнения вырабатывает сигнал для формирователя 7 чисел на изменение числовой информации (прямой или инверсной), поступающей на контролируемое БИС ОЗУ. Этот же сигнал через блок 1 управления увеличивает содержимое счетчика 4 циклов на единицу.

При этом содержимое. счетчика 3 адреса ,не изменяется. Устройство переводится в режим записи информации,формирователь 7 чисел вырабатывает прямую 15 информацию, записываемую в адрес начальнои ячейки памяти, блок 1 управления разрешает работу счетчика 3 адреса, содержимое которого увеличивается на единицу, блок 5 сравнения Щ снова фиксирует равенство кодов счетчиков 3 и 4 по адресу второй ячейки памяти.

Аналогичным образом осуществляется запись инверсной информации во вторую ячейку, после чего устройство снова переводится в режим считывания.

Дальнейшая работа устройства при реализации алгоритма контроля "бегущая" 1 или "0" осуществляется описанным образом до тех пор, пока на выхоцах счетчика 4 циклов не. установится код адреса конечной ячейки, что фиксируется блоком 5 сравнения, который формирует сигнал для блока 1 управления, по получении которого последний по окончании режима считывания формирует сигнал" "Окончание контроля".

Перед реализацией алгоритма контtt роля реверсивный скачок с переменным 40 шагом" посредством сигнала с блока 1 управления на установку ячеек памяти контролируемого БИС ОЗУ в одинаковое начальное состояние, ко входам последнего прикладывается определен65 ная тест-последовательность, которая обеспечивает данную операцию, по окончании которой блок 1 управления разрешает независимую работу счетчиков

3 и 4. При этом счетчик 3 адреса обеспечивает выбор адресов П; ячеек памяти, а счетчик 4 циклов ячеек памяти контролируемого БИС ОЗУ.

Пусть посредством счетчика 3 адpecos выбран адрес Р; -ячейки контроля, в которую посредством формирователей 7 и 8 в соответствии с программой контроля эаписйвается информация. Делитель 10 частоты, коэффициент деления. которого, заданный программным блоком 2, определяет, 40 число обращений (скачкоф межцу 1 11,и т -ячейками контроля, формирует сигнал для формирователя 7 чисел, который, в свою очередь, обеспечивает смену информации в контролируе. Я мом объекте (при обращении от n,=ê 1 - ячейкам контроля)и в дискримина торе 6. По окончании цикла обращения, равного 1, делитель 10 частоты вырабатывает сигнал для блока 1 управления, который увеличивает содержимое счетчика 4 циклов на единицу и тем самым обуславливает переход к rn -ячейке контроля.

По окончании цикла обращений между 1 вЂ” и rn.+g"ячейками аналогич3 ным образом осуществляется переход к т -ячейке, к en, и т. д.

Таким образом осуществляется проверка информационных свойств всего поля адресов контролируемого БИС ОЗУ относительно И1 -ячейки контроля.

Описанный процесс происходит до тех пор, пока блоком 5 сравнения не эафиксируется равенство цифровых кодов счетчиков 3 и 4, что соответствует и; = т При этом блок 5 сравнения формирует сигнал для двоичного счетчика 11, который через блок 1 управления увеличивает содержимое счетчика 4 циклов на единицу и тем самым обуславливает переход к 13.

1Н ячейке контроля. Далее аналогичным образом осуществляется проверка информационных свойств всего поля адресов контролируемого БИС ОЗУ относительно 1„ „ вЂ” ячейки контроля.

При реализации алгоритма контроля

It Ю реверсивныи скачок с переменным шагом выбор И; и Л -ячеек контроля произволен по всему полю адресов. Алгоритм контроля "диагональный порядок" является его частным случаем.

Предлагаембе устройство для контроля обеспечивает высокое качество контроля, полноту и достоверность; дает возможность осуществлять диагностику неисправностей при массовом производстве, например- БИС ОЗУ, и при необходимости (в случае проявления стойкого отказа) изменять технологию изготовления с целью устранения причины отказа.

Формула изобретения

Устройство для контроля цифровых объектов, содержащее блок управления, блок хранения программы, счетчик адреса, счетчик циклов, блок сравнения, дискриминатор, формирователь чисел, формирователь сигналов, формирователь адреса и коммутатор, причем первый выход блока хранения программы соединен с первым входом формирователя чисел, выход которого подключен к перво., входу дискриминатора и к первому входу коммутатора, выход которого подключен ко второму входу дискриминатора, второй выход блока хранения программы соединен с первым входом счетчика циклов, первый выход которого подключен к первому входу блока сравнения и к первому ,входу формирователя адреса, второй

798844

ВНИИПИ Эакаэ 10056/67 Тираж 756 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 вход которого соединен со вторым входом блока сравнения и с первым выходом счетчика адреса, второй выход которого подключен к первому входу блока управления, первый выход которого соединен с первым входом счетчика адреса, второй вход которого под ключен к третьему выходу блока хранения програмы, четвертый выход которого соединен с первым в одом формирователя сигналов, второй вход которого подключен к,управляющему õîду блока управления, второй выход ко,торого подключен к третьему входу дискриминатора, выход которого подключен ко второму входу блока управления, третий вход которого соединен ео вторым выходом счетчика циклов, второй вход которого подключен к третьему выходу блока управления,четвертый выход которого подключен к первому входу блока хранения программы, пятый выход которого соединен с четвертым входом блока управления, щестой выход которого подключен к четвертому входу дискриминатора, выход формирователя сигналов подключен ко. второму входу коммутатора, третий ,вход которого подключен- к выходу формирователя адреса, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, н устройство, введены делитель частоты, счетчик. и элемент ИЛИ, причем первый вход .делителя частоты соединен с седьмым выходом блока хранения программы, второй вход делителя частоты объединен с первым входом счетчика н с пятым выходом блока управления, пятый вход которого подключен к первому выходу делителя частоты, второй выход которого подключен ко второму входу формирователя частоты и к первому входу элемента ИЛИ, третий вход . формирователя частоты объединен с выходом блока сравнения, со вторым входом счетчика, с третьим входом делителя частоты и подключен к шесто13 му входу блока управления, седьмой вход которого подключен к третьему входу счетчика, выход которого соединен со вторым входом элемента . ИЛИ и с четвертым входом формироваЩ теля чисел, выход элемента ИПИ еое динен с третьим входом формирователя, адреса.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 546888, кл. G 06 F 11/00, 1974.

2. Авторское свидетельство СССР,.

Р 526954, кл. G 11 С .29/00, 1975. (прототип),

Устройство для контроля регистра сдвига // 792291

Устройство для тестового диагностирования // 792258

Устройство для функционального контроля цифровых объектов // 792255

Устройство для контроля временных диаграмм логических блоков // 788111

Устройство для контроля регистра сдвига // 771732

Устройство для контроля импульсной последовательности // 769546

Устройство для построения диагностического теста и диагностирования комбинационных схем // 748420

Устройство для контроля радиоэлектронных объектов // 746561

Система централизованного контроля радиоэлектронных изделий // 744481

Система диагностирования цифровых устройств // 2127447

Изобретение относится к цифровой вычислительной технике, в частности к средствам автоматизации контроля и поиска неисправностей в устройствах с дискретным характером функционирования, и может быть использовано в автоматизированных комплексах отладки и ремонта цифровых устройств

Способ экспресс-диагностики многоканальных цифровых блоков // 2133479

Комплекс экспресс-диагностики многоканальных цифровых блоков // 2141686

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля работоспособности цифровых блоков и схем, поиска и локализации в них неисправностей как в процессе регулировки, так и в процессе эксплуатации

Разработка системы управления телевидением или радиовещанием // 2181905

Изобретение относится к системам управления телевидением и радиовещанием

Устройство контроля однокристального микроконтроллера // 2248606

Изобретение относится к цифровой вычислительной технике и может быть использовано в автоматизированных системах для контроля ЭВМ

Способ и система тестирования dvd-плеера // 2312387

Изобретение относится к области электрорадиотехники и может быть использовано для проверки функционирования DVD плеера

Способ и устройство для отладки многоядерной системы // 2405192

Изобретение относится к способу и системе отладки многоядерной системы с возможностями синхронной остановки и синхронного возобновления

Способ тестопригодной реализации логических преобразователей // 2413282

Изобретение относится к области автоматики и цифровой вычислительной техники

Система функционального тестирования корпусированных микросхем оперативно запоминающих устройств // 2438164

Изобретение относится к испытательной технике и может быть использовано для диагностики функционирования микросхем оперативной памяти во всех отраслях микроэлектроники и радиотехники

Способ и система построения модели нарушенного функционирования технического объекта и машиночитаемый носитель // 2447488

Изобретение относится к средствам построения модели состояния технического объекта