Статическая ячейка памяти на мдп- транзисторах

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ТИЛЬСТВУ (6t) Дополнительное к авт. свид-ву (22) Заявлено 300379 (23) 2743643/18-24

Союз Соеетсиик

Сециалистичесиик

Республик

«ii7 99004 (51)М. Нл з с присоединением заявки Н4

6 11 С 11/40

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 230181, Бюллетень Н9 3. (53) УДКб81 327 б (088.8) Дата опубликования описания 2 30131

П.М.Гафаров, А.С.Лушников, Ю.В.Минков, S,È.CîëîìîíåHêî и В.М.Уросов (12) Авторы изобретения (73) Заявитель (54) СТАТИЧЕСКАЯ ЯЧЕЙКА ПАМЯТИ

НА 3ЩП:-ТРАНЗИСТОРАХ

Изобретение относится к электронике и может быть использовано для проектирования ЗУ на МДП-транзисторах.

Известно устройство, содержащее статические ячейки памяти на шести... транзисторах, одна из которых содержит две шины питания и три управляющие шины tl).

Однако при проектировании БИС ЗУ большой емкости с использованием этой ячейки памяти площадь матрицы накопителя получается недопустимо большой для реализации Зу емкостью более 4 кбит. Даже уменьшение размеров . 4ДПтранзисторов не позволяет уменьшить площадь ячейки иэ-за ограничейий, связанных с наличием трех управляющих шин и двух шин питания.

Наиболее близким по технической 2р сущности к предлагаемому является статическая ячейка памяти, представляющая собой триггер на двух МДПтранзисторах и двух резисторах, которые одними выводами соединены с уз- 25 лами триггера, а другими — с шиной питания. Два других транзистора работают как двунаправленные вентили между узлами триггера и разрядньии шинами. Затворы вентильных транзи- 30 сторов подклочены к словарной шине.

Сопротивление нагрузочных транзисторов должно быть меньше сопротивления утечки стоков закрытых МДП-транзисторов в узле триггера, имеющем высокий логический уровень (2).

Однако такая статическая ячейка памяти наряду с минимальной площадью занимаемой активными элементами, имеет низкую потребляемую мощность в режиме хранения, так как нетрудно получить резисторы из пленки поликристаллического кремния, имеющего удельное поверхностное сопротивление более 1 гОм/о, но и эта ячейка памя.ти на четырех МДП-транзисторах и двух резисторах имеет две шины питания и три управляющие шины, что не позволяет реализацию с применением этой ячейки матрицы накопления с высокой плотностью интеграции.

Цель изобретения — упрсщение ячейки памяти и повьвнениЬ ее надежности, Поставленная цель достигается тем, nî в статической ячейке памяти йа

ИДП-транзисторах, содержащей первый и второй транзисторы, истоки которых соединены с шиной питания, затворы

799004 первого и второго транзисторов соединены, соответственíî, со стоками второго и первого транзисторов, которые подключены, соответственно, к .истокам третьего и четвертого транзи° сторов, стоки которых подключены к разрядным шинам, затворы третьего и четвертого транзисторов подключены к числовой шине, и нагрузочные элементы, одни из выводов которых подключены к стокам первого и второго транзисторов, вторые выводы нагрузочных .элементов подключены к разрядным шинам.

На чертеже представлена принципиальная схема ячейки памяти.

Устройство содержит истоки транзисторов 1 и 2, соединенные с шиной 3 питания ° Затвор транзистора 1 соединен со стоком транзистора 2, а затвор транзистора 2 соединен со стоком транзистора 1. Между стоком 20 тракзистора 1 и разрядной 4 шиной включен транзистор 5, затвор которого соединен с числовой шиной б, Между стоком транзистора 2 и разрядной шиной 7 включен транзистор 8, затвор которого также соединен с числовой шиной б. Между стоком транзистора 1 и разрядной шиной 4, и между стоком транзистора 2 и разрядной шиной 7 включены, соответственно, элементы 9 и 10, сопротивление. утечки которых . меньше сопротивления утечки стока

МДП-транзистора 1 или 2 в закрытом состоянии.

В режиме хранения информации числовая шина б имеет потенциал ниже порогового напряжения транзисторов

5 и 8 (логический 0 ). Если сток транзистора 1 имеет потенциал выше -порогового напряжения транзистора 2 (логическая 1 ), а сток тран- 40 зистора 2 имеет потенциал логического 0, то это состояние хранится неограниченно длительное время, если разрядные шины имеют потенциал выае потенциала стока транзистора 1 и если ток утечки узла стока транзистора 1 не больше тока заряда этого узла от разрядной шины через элемент

9, а ток разряда узла стока транзистора 2 не меньше тока заряда этого gp Узла от разрядной шины через элемент

10%

Аналогично происходит хранение логической 1 в узле стока транзистора 2.

Для записи в ячейку нужной информации необходимо обеспечить потенци;ал числовой шины не ниже,чем сумма напряжений логической 1 ячейки и порогового напряжения транзистора 5 или 8. 60

Моли при этом потенциал одной из

° разрядных шин уменьшить до уровня не выше логического 0,ячейки, то в. узле ячейки, подключенном к этой:, разрядной шине через вентильный транзистор, установится состояние логического 0, а в другом уэле— логической 1 . При считывании потенциалы разрядных шин соответствуют режиму хранения, а потенциал на числовой шине — режиму записи. При этом на разрядной шине, подключенной через открытый вентильный транзистор к узлу ячейки, находящемуся в состоя-, нии логического 0, появится считываемый сигнал в результате разряда шины через цепочку двух последовательно включенных открытых транзисторов 5-1 или 8 - 2.

В матрице накопителя каждая пара разрядных шин является общей для

1 ячеек. Чтобы при обращении к одной ячейке памяти информация в остальных ячейках, подключенных к данной паре разрядных шин,не разрушалась в процес се одного периода обращения и в процессе многократных обращений, необходимо, чтобы постоянная времени емкости узла хранения ячейки и сопротивления элемента утечки была на несколько порядков больше периода обращения. а период обращения, когда потенциал хотя бы на одной иэ разрядных шин меньше уровня его в режиме хранения, был не больше паузы.

Оба эти условия легко выполнимы в БИС ОЗУ при сохранении высоких эксплуатационных и.временных характеристик памяти.

Формула изобретения

Статическая ячейка памяти на МДПтранзисторах, содержащая первый и второй транзисторы, истоки которых соединены с шиной питания, затворы первого и второго транзисторов соединены, соответственно, со стоками второго и первого транзисторов, которые подключены, соответственйо, к истокам третьего и четвертого транзисторов, стоки которых подключены к разрядным шинам, затворы третьего и четвертого транзисторов подключены к числовой шине, и нагруэочнае элементы, одни из выводов которых подклочены к стокам первого и второго транзисторов, отличающаяся тем, что, с целью упрощения ячейки памяти и повышения ее надежности, вторые выводы нагрузочных элементов подключены к разрядным шинам.

Источники информации, принятые во внимание при экспертизе

1. Электроника, 1 974, т. 47, 9 5, с. 37-41.

2. Электроника, 1977, т. 50, у 10, с. 38-44 {прототип).

799004

Составитель Л. Амусьева

Техред Т.Маточка Корректор С. Юекмар

Редактор В. Еремеева! ияяац ППП Патент, r. Уагород, ул. Проектная, 4

Заказ 10079/76 Тираи 656 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5