Делитель частоты следования импульсовс переменным коэффициентом деления
ОП ИСАНИЕ
ИЗЬВРЕТЕН ИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Советсммм
Соцматтмстмческмн
Рес ублмм
Н 03 К 23/00
Гееудерстееннмй кемнтет пе лелем нэебретеннй н еткрытнй
Опубликовано 30.06.81. Бюллетень № 24
Дата опубликования описания 05.07.81 (53) УДК 621.374..44 (088.8) (72) Автор изобретения
В. Н. Фаворов
Г
1 ! (71) заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИЯ ИМПУЛЬСОВ
С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ
Изобретение относится к автоматике и вычислительной технике и может быть использовано в цифровых синтезаторах частоты, в делителях с переменным коэффициентом деления, работающих на высоких частотах.
Известно устройство для деления частоты следования импульсов с переменным коэффициентом деления, содержащее программируемый счетчик на А (счетчик циклов) счетчик на P, P + 1, счетчик на В и программируемый счетчик на N (1).
Недостаток известного устройства— значительное потребление мощности.
Наиболее близок к предлагаемому по технической сущности делитель частоты следования импульсов с переменным коэффициентом деления, содержащий и последовательно соединенных счетных декад, блок опознования, триггер записи, счетчик циклов, триггер управления первой декадой, причем в качестве первой декады используется делитель 10/11, выход которого соединен со входом второй декады, со входом. счетчика циклов, со входом синхронизации триггера записи и триггера управления первой декадой; соответствующие выходы декад 2,...,п соедииены со входами блока опознавания; выход блока опознавания соединен с информационным входом триггера записи; выход триг:гера записи соединен со входом установки декад 2,...,п со входом установки счетчика циклов, входом R триггера управления первой декадой, выходы и второго разряда счетчика циклов соединены со входами схемы
И-НЕ, выход которой соединен с информационным входом триггера управления первой декадой; выход триггера управления первой декадой соединен с входом управления P первой декады (2).
Однако декады 2, З,...,п, счетчик циклов, триггер записи, триггер управления, блок опознавания должны быть выполнены на элементах с одинаковым быстродействием, что ведет к значительному потреблению мощности и малой загрузке, схем по частоте.
Цель изобретения — уменьшение потребляемой мощности при сохранении быстродействия.
Поставленная цель достигается тем, что в делитель частоты следования импульсов с переменным коэффициентом деления, содержащий и последовательно соединенных счетных декад, триггера записи и первый
843245 триггер управления, входы синхронизации которого соединены со входами триггера записи и с выходом четвертого разряда второй счетной декады, блок опознавания, входы которого соединены с выходами первого, второго и третьего разрядов третьей счет.ной декады и первого. и четвертого разрядов с четвертой по и счетных декад, а выход блока опознавания соединен с J-входом триггера записи, выход которого соединен с
V-входами с третьей по и счетных декад, выход первого триггера управления соединен с входом управления второй счетной декады, введены дополнительный блок опознавания,триггер начала счета, второй триггер управления, триггер-формирователь, первый и второй дешифраторы циклов, первый и второй дешифраторы нуля, при этом первая и вторая счетные декады выполнены на основе делителя 10/11, а инверсные выходы всех разрядов третьей счетной декады соединены с входами соответствующих разрядов первого и второго дешифраторов циклов, выходы которых соединены с К-входами соответственно второго и первого триггеров управления, выход первого из которых соединен с первым 5-входом триггера-формирователя, вход синхронизации которого соединен с выходом четвертого разряда первой счетной декады, выход четвертого разряда второй счетной декады соединен со входом синхронизации триггера начала счета, со входом синхронизации второго триггера управления, со вторым 3-входом триггера -формирователя, выход второго разряда второй счетной декады соединен с третьим J-входом триггера-формирователя, выход которого соединен с входом управления первой счетной декады, при этом входы дополнительного блока опознавания соединены соответственно с выходами первого и четвертого разрядов с третьей по и счетных декад, с выходами первого, второго и третьего разрядов четвертой счетной декады, а выход дополнительного блока опознавания соединен с 3-входом триггера начала счета, выход которого соединен с 1-входами второго и первого триггеров управления, R-входы которых соединены с выходами соответственно первого и второго дешифраторов нуля, при этом входы управления первых дешифратора циклов и дешифратора нуля соединены с шинами управления первой счетной декады, а входы управления вторых дешифратора циклов и дешифратора нуля .соединены с шинами управления второй счетной декады.
На чертеже представлена структурная схема устройства.
Делитель содержит счетные декады 1—
1, 1 — 2, 1 — 3,...,1 — n, триггер-формирователь
2, триггер записи 3, триггер 4 начала счета, дешифраторы 5 и 6 циклов, блоки 7 и 8 опознавания, дешифраторы 9 и 10 нуля, и триггеры ll и 12 управления. В качестве
4 счетных декад 1 — 1, 1 — 2 используются делители 10/11, третья счетная декада выполняет функции счетчика циклов, а в качестве декад 1 — 3,...,1 — п используются декады на основе двоично-десятичных счетчиков, 5 Коэффициент деления такого устройства определяется формулой
Кде = К + К 10+ К ° 10 + К,, 10 ..., -1+ К„° 10 где К д — коэффициент деления устройства;
К,,...,ʄ— коэффициенты деления декад
1 — 1,1 — 2,...,1 — п соответст-!
5 венно.
Коэффициент деления К„ связан с числом установки И„выражениями
К.= N ;
К =N) Кз= 9- 1 1з
Кц = 9--Ny Kn=g-Nn
Если за период выходного сигнала делители 10/11 первой и второй счетных. декад работают с коэффициентом деления 10, то общий коэффициент деления устройства будет кратным ста. Для того, чтобы получить где N„ — число в двоично-десятичном коде, число N „может принимать значения 0,....,9.
Устройство работает следующим образом
25 Входная последовательность импульсов с частотой fez и периодом Т поступает на вход декады 1 — 1. С ее входа снимается сигнал типа Меандр с частотой следования
= -ф" — или f = — —. Это позволяет
10 1 без доПолнительных соглашающих устройств сигнал с частотой f подать на вход декады
1 — 2 и на вход синхронизации триггера-формирователя 2, быстродействие которых в десять раз меньше быстродействия декады
1 — 1. С выхода декады 1 — 2 сигнал типа
З5 Меандр с частотой 1 — — о - или 1 =
11 поступает на вход декадьг 1 — 3 на входы синхронизации триггеров 11 и 12 управления, триггера 3 записи, триггера 4 начала счета, на второй вход триггера-формирователя 2, Быстродействие декад 1 — 3, 1 — 4,..., 4О 1 — п триггеров 11 и 12 управления, триггера
3 записи, триггера 4 начала счета, дешифраторов 5 и 6 циклов может быть в десять раз меньше быстродействия делителя 10/11.
Под действием сигнала с частотой f <=
4 (делители 10/11 имеют коэффициент де 10О ния 10) декады 1 — 3, 1 — 4,...,1 — и периодически меняют свои состояния. Триггер 3 под действием импульсов, поступающих на его вход синхронизации формирует импульс записи, равный по длительности периоду
5о Tz — — LOOT>„. Импульс записи поступает на
V-входы декад 1 — 3, 1 — 4,...,1 — и и записывает в них код чисел Х5, N, 1Ч,соответственно.
843245
1-1а выходе дешифраторов 9 и 10 присутствуют логические единицы, и триггеры 11 и
12 управления устанавливаются в единичное состояние. Логическая единица с выхода триггера 11 поступает на вход управления второй декады и дает разрешение на переключение ее на счет с коэффициентом деления 11. Логическая единица с выхода триггера 12 поступает на З,-вход триггераформирователя 2. Последовательность им55 пульсов с частотой 1 поступает на вход второй декады и периодически меняет состояние этой декады. Седьмым импульсом дека5 коэффициенты деления К, и Кд в первой и второй декадах, отличные от нуля, необходимо, чтобы первая декада N циклов и вторая N д циклов имели коэффициент деления 11. Коэффициенты деления декад 1 — 1, 1 — 2 определяются управляющими сигналами, которые поступают на входы дешифраторов 5 и 6 циклов и дешифраторов 9 и 10 нулей. Количество циклов N, и Nz с коэффициентом деления 11 для декад 1 — 1, 1 — 2 численно равно коэффициентам деления этих декад. Подсчет циклов с коэффициентом деления 11 как первой, так и второй декад осуществляет третья декада. Поскольку третья декада импульсом записи может быть установлена в любое состояние от 0000 до !
001 в зависимости от коэффициента К, то переключение первых двух декад на счет с коэффициентом деления 11, а следовательно, и подсчет циклов осуществляются только после того, как с выхода третьей декады поступит по крайней мере один импульс переноса на вход декады 1 — 4. Это необходимо для того, чтобы счет циклов начинался всегда с одного и того же состояния декады 1 — 3.
Кроме того, для правильной и надежной работы устройства необходимо разнести во времени момент записи кодов чисел N>, Nt,,...
N в декады 1 — 3, 1 — 4,...,1 — и и момент начала счета циклов.
На выходе блока опознавания 7 появляется логическая единица, когда декады
1 — 3, 1 — 4,...,1 — п находятся в состонии
1001, 0111, 1001,...,1001 соответственно. Логическая единица с выхода блока опознавания 7 поступает на Э-вход триггера 4 начала счета. Нулевым импульсом триггер 4 начала счета устанавливается в единичное состояние, декада 1 — 3 в состояние 0000.
Логическая единица с выхода триггера 4 поступает на "J-входы триггеров 11 и 12 управления. Первым импульсом триггер 4 устанавливается в нулевое состояние, декада 1 —.3 в состояние 1000, триггеры 11 и 12 в единичное состояние при условии, что на выходах дешифраторов 9 и 10 нуля присутствуют логические единицы. Логические единицы на выходах дешифраторов 9 и 10 присутствуют, если коэффициенты деления К1, К отличны от нуля.
Рассмотрим случай, когда К, = О, Кд ——
= N > Для получения коэффйциента деления К во второй декаде необходимо,чтобы вторая декада М д циклов делила с коэффициентом деления ll. Тогда переключается только триггер 11 управления, поскольку триггер 12 управления заблокирован нулевым сигналом, который поступает с выхода дешифратора 9 нуля на R-вход триггера 12.
С выхода триггера ll управления логическая единица поступает на вход управления декады 1 — 2, давая тем самым разрешение на переключение ее на счет с К = 11.
Зо
Поскольку триггер 11 переключается выходным сигналом декады 1 — 2„а переключение декады 1 — 2 с одного коэффициента на другой происходит восьмым входным импульсом этой декады, то максимальное время
t< на переключение декады 1 — 2 с одного коэффициента на другой определяется выражением! = 7,5 Т, Т = 10.Тв„, 1, = 75.Т „
Задержка распространения „сигнала переключения на вход управления второй декады относительно входного сигнала декады
1 — 2 определяется где . — задержки распространения сиги нала в декаде 1 — 2; — задержка переключения триг15 гера 11.
Для нормальной работы необходимо, чтобы „(75 ° Тв, Поскольку быстродействие декады 1 — 2 на порядок выше быстродействия триггера
l l управления, а триггер 1! переключается синхронно выходным сигналом декады — 2, то условие Т„(75-Т@ легко выполнимо.
Декада 1 — 3 ведет йодсчет циклов с коэффициентом деления 1.1. Так как подсчет циклов начинается с момента, когда декада 1—
3 находится в состоянии 1000, то при поступлении М д- 1 цикла на вход декады — 3 на выходе дешифратора 6 циклов появляется логическая единица, которая поступает на
К-вход триггера 11 управления. При поступлении еще одного цикла триггер ll опрокидывается в нулевое состояние. Логический нуль с выхода триггера l l управления поступает на вход управления второй декады и дает разрешение на переключение ее на счет с коэффициентом 10. В дальнейшем вторая декада имеет коэффициент деления 10 до завершения полного цикла счета. Таким образом, за период выходного сигнала устройства вторая декада Мд разделит с коэффициентом 11.
Рассмотрим случай, когда К! — — N,, Кд=
= 1 !г да 1 — 2 устанавливается в состояние 1101.
843245
При этом на К-входах триггера формирователя 2 присутствуют логические единицы.
Восьмым импульсом триггер-формирователь
2 устанавливается в единичное состояние.
Логическая единица с выхода триггера-формирователя 2 поступает на вход управления первой декады и дает разрешение на переключение ее на счет с коэффициентом деления 11. Время на переключение декады 1 — с одного коэффициента на другой определяется как tt — — 7,5 Т „, и, следовательно, задержка переключения .„не должна превышать величины t t< (7 5 Тех
I ° где Г„= В,+ Г,Ы Г, — задержка сигнала в декаде — l; й1 — задержка переключения триггераформирователя 2;
Т „ — период входного сигнала первой декады.
После поступления одиннадцати импульсов с частотой !, на вход первой декады с выхода ее снимается импульс, который переводит триггер-формирователь 2 в нулевое состояние. Логический нуль с выхода триггера-формирователя 2 поступает на вход управления декады 1 — 1 и дает разрешение на переключение ее на счет с коэффициентом деления 10. Таким образом, за период выходного сигнала триггер-формирователь 2
N> раз дает разрешающий сигнал на вход управления декады 1 — 1 и декада 1 — 1 зо раз делит с коэффициентом деления l l. После поступления N - 1 цикла на вход декады 1 — 3 на К-входе триггера управления
12 появляется логическая единица. При поступлении еще одного цикла триггер 12 опрокидывается в нулевое состояние. Ло- з5 гичеекий нуль с выхода триггера 12 поступает на Э -вход триггера-формирователя 2 и запрещает переключать его в единичное состояние до завершения полного цикла счета. После поступления Nq цикла в нулевое состояние опрокидывается триггер 11. Логи- 4О ческий нуль поступает на вход управления декады 1 — 2 и дает разрешение на переключение декады 1 — 2 на счет К = 10. В дальнейшем вторая декада, как и первая делит с К = 10 до завершения полного цикла счета далее процесс повторяется.
8
В предлагаемом устройстве в качестве первых декад используются делители 10/11, выходной сигнал которых представляет собой Меандр. Это позволяет без дополнительных согласующих элементов соединить выход декады 1 — 1 со входом декады 1 — 2 и выход декады 1 — 2 со входом декады 1 — 3.
При этом требование к быстродействию декады 1 — 2 снижено в десять раз, а декады 1 — 3, триггеров 11 и 12 управления и триггера начала счета, триггера записи в сто раз по сравнению с первой декадой.
Делители 10/11 весь цикл работают в режиме счета с коэффициентом 10 или 1.1, что позволяет исключить цикл установки для первых двух декад, заменив его переключением делителей 10/11 с одного коэффициента деления на другой. Максимально допустимое время на переключение делителей с одного коэффициента на другой определяется
t„= 7,5.Tsx Твх = ——
< x где t „— максимально допустимое время переключения делителя с одного коэффициента на другой;
Ts„— период входного сигнала данного делителя 10/11; ! — максимальная частота на входе делителя 10/11.
Для правильной работы делителя необходимо, чтобы задержка распространения „сигнала переключения не превышала максимально допустимого времени на переключения 1„,т.е. г,, (!п.
Выполнение данного условия позволяет реализовать быстродействие делителя 10/11 в составе устройства, равное быстродействию отдельно взятого делителя 10/11. Поскольку быстродействие отдельно взятого делителя 10/11 равно быстродействию триггера, то и быстродействие делителя 10/11 в составе устройства равно быстродействию отдельно взятого триггера.
Таким образом, в устройстве используется минимальное количество элементов с высоким быстродействием, что значительно снижает потребляемую мощность устройства, сохранив быстродействие равное быстродействию триггера первой декады.
В известном устройстве быстродействи первой декады, а следовательно, и быстродействие всего устройства повышено за счет применения в качестве первой декады делителя 10/11. Однако входной сигнал декады 1 — 2 может иметь частоту десять и более мегагерц, что требует применения схем высокого быстродействия. Поскольку быстродействие декад I — 2, 1 — 3...1 — и, счетчика циклов, триггера записи должно быть одинаково, то это приводит к значительному потреблению мощности и малой загрузке схем по частоте.
Формула изобретения
Делитель частоты следования импульсов
5О с переменным коэффициентом деления, содержащий и-последовательно соединенных счетных декад, триггер записи и первый триггер управления, входы синхронизации которого соединены со входами триггера записи и с входом четвертого разряда второй счет55 нои декады, блок опознавания, входы которого соединены с выходами первого, второго и третьего разрядов третьей счетной декады и первого и четвертого разрядов с чет843245
9 вертой по и счетных декад, а выход блока опознавания соединен с Т-входом триггера записи, выход которого соединен с V-еходами с третьей по и счетных декад, выход первого триггера управления соединен с входом управления второй счетной декады, отличающийся тем, что, с целью уменьшения потребляемой мощности при сохранении быстродействия, в него введены дополнительный блок опознавания, триггер начала счета, второй триггер управления, триггер-формирователь, первый и второй дешифраторы циклов,. первый и второй дешифраторы нуля, при этом первая и вторая счетные декады выполнены на основе делителя 1О/11, а инверсные выходы- всех разрядов третьей счетной декады соединены с входами соответствующих разрядов первого и второго дешифраторов циклов, выходы которых соединены с К-входами соответственно второго и первого триггеров управления, выход первого из которых соединен с первым 1-входом триггераформирователя, вход синхронизации которого соединен с выходом четвертого разряда первой счетной декады, выход четвертого раз,ряда второй счетной декады соединен со входом синхронизации триггера начала счета, со входом синхронизации второго триггера управления, со вторым 1-входом триггера-формирователя, выход второго разряда второй счетной декады соединен с третьим 1-входом триггера-формирователя, выход которого соединен с входом управления первой счетной декады, при этом входы дополнительного блока опознавания соединены соответственно с выходами первого и четвертого разрядов с третьей, по и счетных декад, с выходами первого, второго и третьего разрядов четвертой счетной декады, а выход дополнительного блока опознавания соединен с 5-входом триггера начала счета, выход которого соединен с 3-входами второго и первого триггеров управления, R-входы которых соединены с выходами соответственно первого и второго дешифраторов нуля, при этом входы управления первых дешифратора циклов и дешифратора нуля соединены с шинами управления первой счетной декады, а входы управления вторых дешифратора циклов и дешифратора нуля соединены с шинами
2О управления второй счетной декады.
Источники информации, принятые во внимание при экспертизе
1. Авторское свидетельство СССР № 521659, кл. Н 03 К 21/36, 1974.
2. «Sdelovaci teehnika» 1976, № 10, с. 368.
Составитель О. Кружилина
Редактор Л. Пчелинская Техред А. Бойкас Корректор В. Бутяга
Заказ 5164/82 Тираж 988 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, 5K — 35, Раушская наб., д. 4/5
Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4
