Устройство для отладки тестов

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

N АЭТОРСНОМУ СВ ВТИЛЬСТВУ Союз Советских

Социалистических

Республик («>860076 (61) Дополнительное к авт. саид-ву (22) Заявлено 040479 (21) 2777880/18-24 с присоединением заявки Й9 (23) Приоритет

Опубликовано 300881. Бюллетень Н9 32

Дата опубликования описания 3 00881 5 М )(„Э

G F 11/26

Государственный комитет

ССС P но делан изобретений н открытий (53) УДК б81.З28.7 (088. 8) (54) УСТРОЙСТВО ДЛЯ ОТЛАДКИ ТЕСТОВ

Изобретение относится к автоматике и вычислительной технике и может быть использовано а аппаратуре контроля цифровых узлов электроннйх вычислительных машин.

Известно устройство для контроля субблоков в вычислительных системах, содержащее блок сопряжения, блок памяти и многоканальную схему несовпадения (1 ).

Недостаток известного устройства заключается в низкой достоверности контроля вследствие невозможности отладки тестов.

Наиболее близким к предлагаемому является многоканальное устройство для контроля цифровых узлов, содержащее .блок памяти, выходы которого соединены со входами регистра, соединенногф выходами со входами блока сопряжения (2).

Это устройство осуществляет контроль цифрового узла посредством задания на его входы тестовых наборов и анализа результатов, снимаемых с вы ходов контролируемого цифрового узла.

Недостаток устройства — низкая ,достоверность контроля вследствие невозможности отладки и проверки количества используемых тестов методом имитации возможных неисправностей контролируемого цифрового узла.

Цель изобретения — повышение достоверности контроля., Поставленная цель достигается тем, что в устройство для отладки тестов, содержащее блок памяти, группа выходов которого соединена с группой входов регистра, первая группа выходов которо"

0 го соединена с группой входов пер коммутатора, введены первый и второй адаптеры, блок входных воздействий дешифратор и второй коммутатор, группа выходов которого соединена с груп15 пой входов первого адаптера, группа входов которого является группой выходов устройства, первая группа входов второго коммутатора соединена с группой выходов первого коммутатора, 20 вторая группа входов - через второй адаптер с группой выходов контролируемого узла, третья группа входовчерез последовательно включенные блок выходных дефектов и дешифратор со второй группой выходов регистра.

На чертеже приведена блок-схема устройства.

К штатному разъему вычислительной системы 1 подключены через адаптер

30 2 выходы многоканального устройства

860076

3 тестового контроля являющиеся выхоР дами н то рого коммута t oðà 4, в ключ ающего управляемые каналы 5. Управляющии вход каждого из каналов 5 является первым входом коммутатора 4 и соединен с соответствующим выходом 5 первого коммутатора б, предназначенного для коммутации на входы вычислительной системы 1 сигналов разного уровня и длительности. Второй вход каждого канала 5 является вторыми входами коммутатора 4 и соединен через адаптер 7 с выходами контролируемого узла 8, третий вход каждого канала 5 — третьим входом коммутатора 4 и соединен с выходом блока 9 выходных дефектов поэволякщего имити- 15 ровать типовые дефекты на выходах контролируемого узла 8. Входы формирователя 9 соединены с выходами дешифратора 10, предназначенного для расшифровки кода типового дефекта, 2О записанного в регистре 11, первые выходы которого соединены со входами перного коммутатора б, вторые выходы - со входами дешифратора 10,а входы — с выходами блока 12 памяти хранящего специальные тесты для отладки тестов при контроле узла 8 с помощью вычислительной системы 1.

Устройство работает следующим образом.

В штатный разъем вы ислительной системы 1 взамен контролируемого узла 8 подключается адаптером 2 многоканальное устройство 3 тестового контроля, ко второму адаптеру 7 которого подключается контролируемый узел 8. Блок 12 памяти ныдает на регистр 11 первый тестовый набор, задающий характер первого дефекта:номер канала, н котором имитируется: дефект, и нид коммутируемого дефек- 4О

Формула изобретения

45 ния достоверности контроля, в устрой55 рядон регистра 11 постУпает на дешиф 5 та. Номер канала задается состоянием логическая "1" в первых разрядах регистра 11, связанных с первым коммутатором 6, а вид дефекта (обрыв, короткое замыкание, дребезг, неполный уровень, сигнал заданной длительности и т.д.) задается кодом из вторых разрядов регистра 11, связанных с дешифратором 10. Установившийся на регистре 11 код ноэдействует на первый коммутатор 6 который управляет каналами 5 коммутатора 4 таким образом, что если в первых разрядах регистра 11 установлены нули, то соответствующие им каналы 5.настроенф на передачу в вычислительную систему 1 сигналов, поступающих от контактов контролируемого узла 8, если же в каком-либо разряде из первых разрядов регистра 11 находится единица, то соответствующий ему канал 5 настраивается на передачу в вычислительную систему 1 дефектного сигнала, поступающего от блока 9 выходных дефектов. Код со вторых раэратор 10, где дешифруется и в виде управляющего сигнала задает на входе блока 9 выходных дефектов один из имеющихся в наборе видов дефекта. Блок 9 выходных дефектов формирует выбранный дефект.и воздействует на соответствующий канал 5. После выполнения подготовки к контролю вычислительная система 1 задает тест на проверяемый узел 8 при наличии введенного дефекта. Если вычислительная систама 1 при прохождении теста самоконтроля обнаруживает заданный дефект, то блок 12 памяти выдает следующий тестовый набор, задающий характер второго дефекта и т.д. Если вычислительная система 1 при прохождении теста самоконтроля не обнаруживает заданный дефект, то корректируется сам тест самоконтроля. Затем устройство 3 повторяет приведенную процедуру для всех последующих тестовых наборов. После завершения проверки устройство 3 повторяет указанную процедуру для всех контролируемых уэлов 8 вычислительной системы 1.

Таким образом, за счет введения коммутатора 4, блока 9 выходных дефектов и дешифратора 10 устройство отладки тестов осуществляет комплексную отладку тестов самоконтроля вычислительной системы 1 при автоматической дистанционной имитации типовых дефектов различного вида в контролируемом узле 8, что повышает достоверность са лого контроля.

Устройство для отладки тестов,содержащее блок памяти, группа выходов которого соединена с группой входов регистра, первая группа выходов которого соединена с группой входов первого коммутатора, о т л и ч а ющ е е с я тем, что, с целью повышество введены первый и второй адаптеры, блок входных воздействий, дешифратор и второй коммутатор, группа выходов которого соединена с группой входов первого адаптера, группа о входов которого является группой выходов устройства, первая группа входон второго коммутатора соединена с группой выходов первого коммутатора, вторая группа входов — через второй адаптер с группой выходов контролируемого узла, третья группа входов через последовательно включенные блок выходных дефектов и дешифратор.со второй группой выходов регистра.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 399861, кл. G 06 F 11/00, 1973.

2. Авторское свидетельство СССР

М 390526, кл. С 06 F 11/04, 1973.

860076

1

l г ! ! ! ! !

I!

1

1 !

I ! ! ! !

Заказ 7549/32 Тираж 745 Поддисиое

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рау иская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель В.Дворкин

Редактор Н.Бушаева Техред Т.Иаточка Корректор О. Билак