Устройство для диагностики неисправностей цифровых интеграторов

 

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к ввт. спид-ву(22) Заявлено 01.08. 79 (21) 2806093/18-24 с присоединением заявки М (23) Приоритет

Опубликовано 30. 10.81 ° Бюллетень Р»е40

Дата опубликования описання 30. 10.81 (51)M. Кл.

G 06 F I I/26

Госудерстеенеый квинтет

СССР ео делан изобретений и открытий (53) УДК681.325 (088.8) в .c.«i, ., f«т .«» «" (72) Автор изобретения

И.M.Êðèâoðó÷êî

i » «». 1 «»»

611,„ ;; fj.

Таганрогский радиотехнический институт им. . . ва (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ДИАГНОСТИКИ НЕИСПРАВНОСТЕЙ

ЦИФРОВЫХ ИНТЕГРАТОРОВ

Изобретение относится к вычисли-. тельной технике.

Известно программное устройство для обнаружения неисправностей в цифроЖ»х вычислительных машинах, содержащее блоки управления, блоки коммутации, блоки анализа и регист-. рации сигналов, блоки индикации,. предназначенное для автоматизации обнаружения неисправностей в режиме наладки различных узлов в машине (11.

Недостатком известного устройства является то, что оно не позволяет обнаруживать неисправности в цифровых интеграторах в режиме их наладки.

Наиболее близким по технической, сущности к предлагаемому является программное устройство для обнаружения неисправностей в цифровых вычислительных машинах, содержащее блок коммутации, блок выдачи контрольных. кодов, блок управления, блок, вывода, счетчик микроциклов, блок анализа и регистрации сигналов, включающий матрицу регистрации рабочих сигналов, матрицу регистрации помех, дешифратор и счетчик номера контролируемого элемента причем выходы блока выдачи контрольных . кодов подключены к кодовым шинам цифровой машины, входам счетчика микроциклов и блока вывода, выходы счетчика микроциклов подключены ко входам блока выдачи контрольных кодов и блока вывода, выходы которого подключены ко входам блока управления, подключенного ко входам блока выдачи контрольных кодов, счетчика микроциклов, блока вывода, блока коммутации и счетчика номера контролируемого элемента блока анализа и регистрации сигналов, выходы матрицы .регистрации рабочих

20 сигналов и матрицы регистрации помех блока анализа и регистрации сигналов подключены ко входам блока управления, выходы блока коммутации под-. ключены ко входам блока управления, 877551

t5

50

55 блока вывода, матрицы регистрации apQ бочих сигналов и матрицы регистрации помех блока анализа и регистрации сигналов, а входы блока коммутации подключены к контрольным точкам контролируемых узлов цифровой Машины, выходы счетчика номера контролируемого элемента блока анализа и регистрации сигналов подключены ко входу блока вывцда и через дешифратор блока .анализа и регистрации сигналов ко входам матрицы регистрации рабочих сигналов и матрицы регистрации помех блока анализа и регистрации сигналов (2$ .

Недостатком известного устройства является то, что оно не позволяет обнаруживать неисправности в цифровых интеграторах в режиме их наладки. В то же время ручной поиск неисправностей в цифровых интеграторах в режиме наладки требует значительных затрат времени на каждый интегратор.

Цель изобретения — увеличение быстродействия.

Поставленная цель достигается тем, что в.устройство для диагностики неисправностей цифровых интеграторов, содержащее блок управления, эталонный блок, блок контрольных .кодов, блок ввода, коммутатор и счетчик, при этом первый выход блока управления соединен с первым входом счетчика, второй выход блока управления объединен с первым входом блока ввода и подключен ко второму входу счетчика, группа выходов:.которого соединена с первой группой входов дешифратора, группа выходов которого подключена к группе входов блока управления, третий выход которого является управляющим входом устройства, вторая группа выходов дешифратора соединена с первой группой входов эталонного блока, третья группа выходов дешифратора объединена с первой группой входов коммутатора, первой группой входов блока ввода и подключена к первой группе входов блока контрольных кодов, вторая группа входов коммутатора является группой контрольных выходов устройства, четвертый выход блока управления соединен со вторым входом блока ввода, введены дополнительный счетчик, дополнительный коммутатор, распределитель импульсов, блок выработки потенциалов, блок выдачи входных воздействий и блок сравнения, причем блок выдачи входных воздей4 ствий содержит две группы элементов

И и три группы элементов ИЛИ, выходы элементов ИЛИ первой и второй групп блока выдачи входных воздействий являются группой информационных выходов устройства, выходы элементов И первой и второй групп подключены к соответствующим входам элементов ИЛИ первой и второй групп, первые входы элементов И первой и второй групп подключены к соответствующим входам элементов ИЛИ третьей группы, группы входов которых соединены с первой группой. выходов распределителя импульсов, вторые входы элементов И первой и второй групп объединены и подключены к группе входов блока ввода; блок выработки потенциалов содержит две группы триггеров, при-, чем выходы триггеров первой группы являются первой группой управляющих выходов устройства, выходы триггеров второй группы подключены к первой группе входов дополнительного комму татора, первые входы триггеров второй группы подключены ко второй группе выходов распределителя импульсов, к третьей группе которого подключены вторые выходы триггеров второй группы, первые входы триггеров первой . группы подключены к четвертой группе выходов распределителя импульсов, к пятой группе выходов которого подключены вторые входы триггеров первой группы, шестая группа выходов распределителя импульсов соединена со второй группой входов эталонного блока, седьмая группа выходов распределителя импульсов подключена ко второй группе входов блока контрольных кодов, выход которого соединен с первым входом блока сравнения„ второй вход которого подключен к выходу коммутатора, выход блока сравнения объединен со входом блока вво45 да и подключен к первому входу блока управления, второй вход которого соединен-с первым входом распределителя импульсов, второй выход которого является импульсным выходом устройства, четвертый выход распределителя импульсов объединен с первым входом дополнительного счетчика, подключен к пятому выходу блока управления и является управляющим выходом устройства, пятый выход распределителя импульсов соединен со вторым входом дополнительного счетчика, третий вход которого подключен к шестому выходу

877551

5 0

ЭО

Э5

45

55 блока управления, группа выходов дополнительного счетчика соединена со второй группой входов дешифратора, вторая группа выходов которого подключена ко второй группе входов дополнительного коммутатора, группа выходов которого является управляющей группой выходов устройства, вход распределителя импульсов подключен ко второму выходу блока управления.

На фиг. 1 представлена схема устройства для диагностики неисправностей цифровых интеграторов; на фиг.2схема блока управления.

Устройство для диагностики неисправностей цифровых интеграторов включает блок 1 управления, счетчик

2 микроциклов, дешифратор 3, блок

4 вывода, дополнительный счетчик (итераций) 5, распределитель 6 импульсов, блок 7 сравнения, (выходной) дополнительный коммутатор 8, эталонный блок 9, (входной)коммутатор 1О, блок 11 выдачи входных воздействий, содержащий узел элементов ИЛИ 14, элементы И 15,,выходные элементы

ИЛИ 16, блок 12 выдачи проверочных кодов, содержащий элемент И 17, входные элементы ИЛИ 18, выходной элемент

ИЛИ 19, блок 13 выработки потенциалов, содержащий первую группу триггеров 20 и вторую группу триггеров 21, первый 22 и второй 23 управляющие выходы, выход 24 временных импульсов, первая группа управляющих выходов 25, кодовый выход 26, контрольные выходы 27.

Блок 1 управления содержит первый элемент И 30, второй элемент И 31, первый элемент ИЛИ 32, пульт 33 управления, первый триггер 34, второй элемент ИЛИ 35, второй триггер 36, третий элемент И 37, третий элемент

ИЛИ 38, четвертый элемент И 39, инвертор 40, первую линию 41 задержки, четвертый элемент ИЛИ 42, третий триггер 43, вторую линию 44 задержки, .:,пятый элемент ИЛИ 45, четвертый триггер 46, шестой элемент ИЛИ 47. На фиг. 2 обозначены первый 48 и второй

50 входы блока управления, группа входов 49 этого блока, его выхода

51-56 соответственно с первого по шестой.

Устройство работает следующим об.разом.

Перед началом работы.с первого выхода пульта 33 управления блока 1 подается сигнал установки в исходное состояние, который поступает на нулевые входы триггеров 36 и 43, а через элемент ИЛИ 32 †., на нулевой вход триггера 34, через элемент ИЛИ 45— на нулевой вход триггера 46 и устанавливает .их в нулевое состояние.

Одновременно подачей этого сигнала через элемент ИЛИ 45 на четвертый выход блока 1 устанавливаются в исходное состояние счетчик 2 микроциклов, блок 4 вывода и распределитель

6 импульсов, подачей этого сигнала через элемент ИЛИ 42 устанавливается в нулевое состояние счетчик 5 итераций, а подачей этого сигнала через элемент ИЛИ 47 на второй управляющий вход 23 интегратора устанавливается в исходное состояние проверяемый цифровой интегратор.

Затеи на пульте 33 управления блока

1 вырабатывается сигнал "Пуск", который со второго выхода пульта 33 управления поступает на вход эпемента И 39 и на вход линии 41 задержки, которая задерживает на один такт, но так как на второй вход И 39 поступает сигнал с выхода линии задержки, проинвертированный иа инверторе 40, то в течение одного такта элемент

И 39 открыт и на выходе его образуется импульс длительностью один такт, который через элемент ИЛИ 38 поступает на вход счетчика 2 микроциклов и перебрасывает его в состояние, равное единице. Одновременно сигнал

"Пуск" со второго выхода пульта 33 управления блока 1 поступает на единичный вход триггера 46, который перебрасывается в единичное состояние и выдает сигнал разрешения работы в проверяемый цифровой интегратор через первый управляющий вход

22, разрешающий сигнал на третий вход счетчика 5 итераций и сигнал разрешения запуска в распределитель

6 импульсов. В результате распределитель 6 импульсов запускается и начинает выдавать на шину 24 временные импульсы, необходимые для работы цифрового интегратора, и временные импульсы в блок 13 выработки потенциалов на единичные и нулевые входы первой группы триггеров 20 и второй группы триггеров 21. Триггеры 21 начинают выдавать на вторую группу управляющих входов 29 проверяемого цифрового интегратора необходимые для работы этого цифрового интегратора управляющие потенциалы определенной длительности (на, потенциал выделения остатка интеграла, потек" циал выделения приращения интеграла и т.д.).

877551 приращений подынтегральной функции и приращения переменной интегрирования? и выдает их с соответствующих выходов узла 14 через соответствующие элементы И 1" и элементы ИЛИ 16 на

15

Вместе с тем первый временной импульс поступает из распределителя

6 импульсов на второй вход счетчика

5, а так как на третий вход счетчика

5 поступает разрешающий сигнал из блока 1, то этот счетчик устанавливается в состояние, равное единице, и начинается выполнение первого режима микроцикла первой проверки, при котором дешифратор З,,исходя из состояний счетчиков 2 и 5, выда.ет соответствующий управляющий сигнал на входы выходного коммутагора

8 и блока 9. По этому сигналу блок

9 формирует из временных импульсов, поступающих из распределителя б, соответствующий микроциклу первой проверки контрольный код или код исходных данных и производит выдачу его по шине 26 в проверяемый цифровой интегратор, а коммутатор 8 подключает на соответствующие входы

25 проверяемого цифрового интегратора вырабатываемые триггерами 20 блока 13 потенциалы определенной длительности, обеспечивающие ввод этого контрольного кода в соответствующий регистр цифрового интегратора. По окончании первой итерации режим ввода контрольной или исходной информации микроцикла первой проверки в проверяемый цифровой интегратор заканчивается и в следующей итерации начинается выполнение второго режима микроцикла первой проверки.

При этом в начале этой итерации ггервый временной импульс из распределителя б устанавливает счетчик 5 итераций в состояние, равное двум, и в результате на соответствующем выходе дешифратора 3 появляется управляющий сигнал, который поступает на соответствующий вход коммутатора 10, на соответствующий вход блока 4 вывода, на первый вход соответствующих элементов И 15 в каядой группе этих элементов блока 11 и на первый вход соответствующего элемента И 17 блока

12. По этому управляющему сигналу блок 11 формирует из временных им.пульсов, поступающих из распределителя 6 на входы узла 14 элементов ИЛИ, соответствующие микроциклу первой проверки входные воздействия (коды

55 соответствующие информационные входы 28 проверяемого цифрового интегратора. Одновременно входной коммутатор 10 подключает соответствующий контрольный выход 27 проверяемого цифрового интегратора ко входу блока 7 сравнения, а бло1 12 формирует на соответствующем элементе ИЛИ 18 из временных импульсов, поступающих из распределителя 6, соответствующий микроциклу первой проверки проверочный код и выдает его через соответствующий элемент И 17, на,другой вход которого поступает разрешающий сигнал из дешифратора 3 1 и выходной элемент

ИЛИ 19 на другой вход блока 7 поразрядного сравнения. Блок ? производит поразрядное сравнение кодов, поступающих с контрольных выходов 27 проверяемого цифрового интегратора через коммутатор 10, с проверочными кодами, поступающими из блока 12. В случае, если блок 7 обнаруживает неравенство каких-либо разрядов сравниваемых кодов, то он выдает соот- . ветствующий сигнал в блок 4 вывода, который по поступающему из дешифратора 3 управляющему сигналу производит расшифровку и индикацию неисправного узла проверяемого цифрового интегратора, и в блок 1 управления на единичный вход триггера 36, который запрещает переход к микроциклу следующей проверки. Причем, второй режим микроцикла проверки в зависимости от проверяемого узла, цифрового интегратора может выполняться за одну или.несколько итераций. Так, например, при проверке неисправности ре-, гистра подынтегральной функции цифрового интегратора второй режим микроцикла этой проверки выполняется за одну итерацию, в течение которой производится сравнение прошедшего через этот регистр контрольного кода с проверочным кодом, выданным блоком 12, и в следующей итерации начинается уже выполнение третьего режима микроцикла этой проверки, а при проверке исправности входного сумматора цифрового интегратора второй режим микроцикла этой проверки осуществляется за несколько итераций, в течение которых проверяется исправность сумма877551

10

2О

3о

55 тора по каждому входу, при этом счетчик 5 итераций последовательно устанавливается в начале каждой итерации в состояние, равное двум, трем, и т.д., и на соответствующих выходах дешифратора 3 появляются управляющие сигналы, последовательно вызывающие формирование блоком 11 соответствующих приращений подынтегральной функции и их выдачу на первый, второй, первый и второй, третий, первый и третий> второй и третий, и т.д. информационные входы 28 проверяемого цифрового интегратора, а также формирование и выдачу блоком 12 соответствующих проверочных кодов на вход блока 7, на другой вход которого поступают с соответствующего контрольного выхода

27 через коммутатор 10 проверяемые коды суммы приращений, образующиеся на выходе входного сумматора проверяемого цифрового интегратора и, таким образом, последовательно изменяя свое состояние во втором режиме микроцикла проверки входного сумматора, счетчик 5 обеспечивает последовательную проверку этого сумматора по каждому входу.

После окончания второго режима.микроцикла данной проверки начинается третий режим, выполняющийся за одну итерацию. При этом в начале этой итерации счетчик 5 итерации устанавливается первым временным импульсом из распределителя, б в следующее состояние и на соответствующем выходе первой группы выходов дешифратора 3 появляется сигнал, который поступает в блок 1 управления через элемент

ИЛИ 35 на единичный вход триггера 34, который перебрасывается в единичное состояние и выдает через элемент

ИЛИ 47 по входу 23 в проверяемый цифровой интегратор сигнал установки в исходное состояние. А по окончании этой итерации в блоК 1 управления на первый его вход поступает последний временной импульс, который проходит через открытый элемент И 30 и элемент

ИЛИ 42 на первый вход счетчика 5 и .устанавливает его в нулевое состояние.

Одновременно этот временной импульс проходит с выхода элемента И 30 через открытый элемент И 37 (триггер 36 переходит в единичное состояние и закрывает элемент И 37 лишь в том слу" чае, если проверяемый узел интегратора оказывается неисправным и из блока

7 поступает сигнал неравенства кодов) и элемент ИЛИ 38 на первый вход счетчика 2 микроциклов и перебрасывает его в следующее состояние, подготавливая тем самым устройство к выполнению микроцикла следующей проверки.

Тогда в начале следующей итерации первый временной импульс поступает в блок 1 управления через элемент

ИЛИ 32 на нулевой вход триггера 34 и по переднему фронту устанавливает

его в нулевое состояние, заканчивая тем самым выработку на вход 23 сигнала установки в исходное состояние проверяемого цифрового интегратора.

Одновременно счетчик 5 устанавливается первым временным импульсом из распределителя 6 в состояние,. рав»ое единице, и начинается выполнение первого режима микроцикла следующей проверки, и далее выполнение микроцикла этой проверкй осуществляется аналогично предыдущему.

В случае, .если же проверяемый узел оказывается неисправным, то во втоо еж е мик о ик а и ов р м р им р ц л р ерки это

ro узла при сравнении в блоке 7 проверяемого и проверчных кодов обнаруживается их неравенство, и, как уже отмечалось, блок 7 выдает соответствующий сигнал в блок 4 вывода, где производится расшифровка и индикация неисправного узла проверяемого цифрового интегратора, и в блок 1 управления на единичный вход триггера 36, который устанавливается в единичное состояние и закрывает элемент И 37, запрещая тем самым прохождение соответствующих импульсов на вход счетчика 2, т.е. запрещая переход к микроциклу следущей проверки. Тогда в третьем режиме микроцнкла этой проверки блок 1 по сигналу из дешифратора

3, прошедшему через ИЛИ 35 на вход триггера 34, устанавливает в исходное состояние проверяемый цифровой интегратор подачей соответствующего сигнала с выхода триггера 34 через элемент ИЛИ 47 на вход 23, а по по- следнему временному импульсу, прошедшему через элементы И 30 и ИЛИ 42, блок 1 устанавливает в нулевое состояние счетчик 5, подготавливая тем самым устройство к повторению микроцикла проведенной проверки, так как счетчик 2 микроциклов остается в исходном состоянии вследствие того что триггер 36 устанавливается по сигналу из блока 7 в единичное состояние и закрывает элемент И 37, 8?755) 12 запрещая тем самым прохождение импульсов с выхода элемента И 30 на вход счетчика 2. В начале следующей итерации по первому временному импульсу, поступающему в блок 1 через элемент ИЛИ 32 на,вход триггера

34, заканчивается выработка на вход

23 сигнала установки .в исходное состояние проверяемого цифрового интегратора и одновременно этим же 10 временным импульсом, поступающим из распределителя б, счетчик 5 устанавливается в состояние, равное единице, и начинается снова выполнение первого режима, микроцикла этой 15 же проверки, в который обнаружена неисправность, а далее все режимы микроцикла этой проверки начинают циклически повторяться и с помощью осциллографа, входящего в состав блока 20

4, просмотром динамического режима У работы неисправного узла выясняется причина его неисправности. Затем устройство выключается и после устранения неисправности вновь включает- 25 ся, устанавливаются сигналом с пульта

33 управления блока 1 и нулевое состояние соответствующие узлы устройства: триггеры 34, 36, 43, 46 блока

1 счетчик 2 микроциклов, блок 4 вы- З0 вода, счетчик 5 итераций, распределитель б .импульсов и в исходное состояние устанавливается проверяемый цифровой ш тегратор. Затем вырабатывается сигнал "Пуск" и все проверки снова повторяются.

tg

После окончания микроцикла последней проверки с соответствующего выхода дешифратора 3 в блок 1 управления на единичный вход триггера 34 через элемент ИЛИ 35 и на вход элемента И 31 поступает сигнал окончания диагностики, по которому триггер

34 перебрасывается в единичное состояние и подачей соответствующего

45 сигнала через элемент ИЛИ 47 в проверяемый цифровой интегратор устанавливает его в исходное состояние. А по окончании этой итерации в блок

1 управления .поступает предпоследний - 50 временной импульс, который проходит через открытый элемент И 31 и. устанавливает в единичное состояние триггер: 43, который выдает на индикацию в блок 4 вывода сигнал исправности проверяемого цифрового интегратора.

По последнему временному импульсу, проходящему через элемент И 30 и

ИЛИ 42, устанавливается в нулевое состояние счетчик 5 и одновременно в том же такте с выхода триггера 43, задерживаясь на один такт на линии

44 задержки, поступает через элемент

ИЛИ 45 сигнал, по которому, блок 1 прекращает диагностику неисправностей, устанавливая в нулевое состояние еоответствующие узлы устройства и прекращая выработку . разрешающего сигнала на входы счетчика 5, распределителя 6 и на первый управляющий

sxop 22 проверяемого цифрового интегратора, сбрасывая в нулевое состояние триггер 46. На этом проверка исправности цифрового интегратора заканчивается.

Таким образом, предлагаемое устройство позволяет автоматизировать процесс . поиска и обнаружения неисправностей в цифровых интеграторах и тем самым значительно сократить время обнаружения неисправностей в них ! ускорить и облегчить их наладку. формула изобретения

Устройство для диагностики неисправностей цифровых интеграторов, содержащее блок управления, эталон-. ный блок, блок контрольных кодов, блок ввода, коммутатор и счетчик, при этом первый выход блока управления соединен с первым входом счетчика, второй выход блока управления объединен с первым входом блока вво-. да и подключен ко второму входу счетчика, группа выходов которого соединена с первой группой входов деши фратора, группа выходов которого подключена к группе входов блока управления, третий выход которого являет" ся управляющим входом устройства, вторая группа выходов дешифратора соединена с первой группой входов эталонного блока, третья группа выходов дешифратора объединена с первой группой входов коммутатора, первой группой входов блока ввода и подключена к первой группе входов блока контрольных кодов, вторая группа входов коммутатора является группой контрольных выходов устройства, четвертый выход блока управления соединен со вторым входом блока ввода, о т л и— ч а ю щ е е с я тем, что, с целью увеличения быстродействия, устройство содержит дополнительный счетчик, дополнительный коммутатор, распреде

13 литель импульсов, блок выработки потенциалов, блок выдачи входных воздействий,и блок сравнения, причем блок выдачи входных воздействий со" держит две группы элементов И и три группы элементов ИЛИ, выходы элементов ИЛИ первой и второй групп блока выдачи входных воздействий являются группой информационных выходов устройства, выходы элементов И первой и второй групп подключены к соответствующим вхопам элементов ИЛИ первой и второй групп, первые входы элемен тов И первой и второй групп подключЕны к соответствующим входам элементов ИЛИ третьей группы, группы входов которых соединены с первой группой выходов распределителя импульсов, вторые входы элементов И первой и второй групп объединены и подключены к группе входов блока ввода; блок выработки потенциалов содержит две группы триггеров, причем выходы триггеров первой группы яв" ляются первой группой управляющих выходов устройства, выходы триггеров второй группы подключены к первой группе входов дополнительного коммутатора, первые входы триггеров второй группы подключены ко второй группе выходов распределителя импульсов, к третьей группе которого подключены вторые выходы триггеров второй груп" пы, первые входы триггеров первой группы подключены к четвертой группе выходов распределителя импульсов, к пятой группе выходов которого подключены вторые входы триггеров первой группы, шестая группа выходов распределителя импульсов соединена

1. Авторское свидетельство СССР

378852, кл. С 06 F 11/00, 1971.

2. Авторское свидетельство СССР

11 370609, кл. G 06 F ll/04, 1969.

77551 l4 со второй группой входов эталонного -, блока, седьмая группа выходов распределителя импульсов подключ на ко второй группе входов блока контрольных кодов, выход которого соединен с первым входом блока сравнения, второй вход которого подключен к выходу коммутатора, выход блока сравнения объединен со входом блока ввода и подlg ключен к первому входу блока управления, второй вход которого соединен с первым выходом распределителя импульсов„ второй выход которого является импульсно выходом устройства, четвертый выход распределителя импульсов объединен с первым входом до.полнительного счетчика., подключен к пятому выходу блока управления и является управляющим выходом, устройства, пятый выход распределителя им" пульсов соединен со вторым входом дополнительного счетчика, третий вход которого подключен к шестому выходу блока управления, группа выходов дополнительного счетчика соединена со второй группой входов дешифратора, вторая группа выходов которого подключена ко второй группе входов дополнительного коммутатора, группа

30 выходов которого является управляю щей группой выходов устройства, вход распределителя импульсов подключен ко второму выходу блока управления.

Источники информации, принятые во внимание при экспертизе

877551

Составитель Н.Быкова

Редактор В.Петраш Техред Ж.Кастелевич Корректор М.Демчик

Заказ 9617 74 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4