Устройство для контроля интегральных блоков памяти

 

Союз Советских

Социалистических

Республик

ОЛ ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

< >877622 (6l ) Дополнительное к авт. свил-ву (51) M. Кл. (22)Заявлено 27.02.80 (21) 2888290/18-24 с присоеяинениеш заявки М (23) Приоритет

G 11 С 29/00

Гоеудерстеснный квинтет

CCCt ео дел » нзаеретеннй н еткрытнй

Опубликовано 30. 10 81. Бюллетень 1»Ъ 40

f 53) УДК 681.327 (088.8) Il

Дата опубликования описания07 . 11 . 81 (72) Авторы изобретения

В.П.Болдырев, П.П.Гойденко, В.M.Ëèõà÷åâ и

Научно-исследовательский институт прикладнь проблем им. A.Н.Севченко Белорусского орден

Красного Знамени государственного университ им. В.И.Ленина (73 ) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ИНТЕГРАЛЬНЫХ

БЛОКОВ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано для контроля интегральных схем запоминающих устройств с произвольной выборкой.

Известны устройства для контроля интегральных блоков памяти 111 и 1 21, Одно из известных устройств содержит блок генераторов, счетчики адре" са, дешифраторы адреса, блок формирования импульсов считывания, записи и запрета, распределительный блок, блоки индикации и управления, автоматический программирующий блок, анализатор электрических параметров, релейный матричный коммутатор, блок коррекции, блок стробирования, блок бестоковой коммутации (lj .

Недостатком этого устройства являются большие аппаратурные затраты.

Наиболее близким техническим ре- шением к предлагаемому является устройство для KOHTpoJIH интегральных блоков памяти, содержащее генератор программ, выходы и входы которого соединены с соответствующими входа" ми и выходами генератора адреса и генератора данных 1 21.

Недостатком данных устройств является ограниченная область, его применения, так как контроль проводится по заранее заданной области проверяемой памяти, что.исключает автоматический поиск годных зон памяти.

Цель изобретения — расширение области применения устройства за счет обеспечения режима поиска годных зон в накопительных интегральных блоков памяти при их контроле.

Поставленная цель достигается тем, что в устройство для контроля йнтегральных блоков памяти, содержа-, щее генератор сигналов, регистр программ, формирователи сигналов, ре- . гистры адреса, схему сравнения, регистр чтения, регистр записи, компараторы, коммутаторы, блок управления и блок питания; причем первый

77622

1О

20

3. 8 и второй входы и выход регистра программ соединены соответственно а первым выходом первого коммутатора, с первыми входом и выходом первого формирователя сигналов, вторые вход и выход которого подключены соответствен но к первым выходу и входу блока управления, второй вход и второй и третий выходы которого соединены соответственно с выходом генератора сигналов и с первым и со вторым входами второго формирователя сигналов, третий и четвертый входы и выход которого подключены соответственно к первому выходу блока питания, ко второму выходу первого коммутатора и к первому входу второго коммутатора, входы первого компаратора соединены соответственно с первым выходом второго коммутатора и со вторым выходом блока питания, третий выход которого Подключен ко второму входу второго коммутато- ра, а вход — к третьему выходу первого коммутатора, вход регистра чтения соединен с выходом первого компаратора, а выход — с первым входом второго компаратора, второй вход которого подключен к первому выходу регистра записи, а выход — к третьему входу блока управления, четвертые вход и выход которого соединен@ соответственно с выходом схемы сравнения и со входом регистра записи, второй выход которого подключен к третьему входу второго коммутатора, первый, второй и третий входы и пер« вый выход первого регистра адреса соединены соответственно с выходом второго регистра адреса, с первым выходом третьего регистра адреса, с первым выхбдом и со входом четвертого регистра адреса, вторые выходы первого, третьего и четвертого регистров адреса подключены к соответствующим входам схемы сравнения, входы второго и третьего регистров адреса соединены с четвертым выходом первого коммутатора, .четвертый вход первого регистра адреса подключен к пятому выходу блока управления, а третий выход — к четвертому входу второго коммутатора, пятый вход и второй выход которого являются соответственно входом и выходом устройства, введены триггер, счетчик, регистр зоны, третий компа >атор, пятый и шестой регистры адреса, элемент ИЛИ и элементы И, причем входы регистра зоны и первые входы первого и второго элементов И соединены соответственно с пятым и с шестым выходами блока управления, первый вход третьего элемента И и установочный вход счетчика подключены к седьмому выходу блока управления, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и с девятым выходами блока управления, выходы счетчика подключены к седьмому выходу блока управления, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и с девятым выходами блока управления, выходы счетчика подключены к одним иэ входов третьего компаратора и входам пятого элемента И, выход которого соединен с первым входом шестого элемента И, второй вход которого подключен к выходу четвертого элемента И и счетному с входу счетчика, а выход к информационному входу пятого регистра адреса, адресные вход и выход которого соеди25 иены соответственно с третьим выходом и четвертым входом первого регистра адреса, другие. входы третьего компаратора подключены к выходам регистра эоны, а выход - к установоч30 ному входу триггера, инверсный выход которого соединен со вторым входом первого элемента И, а прямой выход со вторыми входами второго и третьего элементов И, выходы которых подключены соответственно ко входам эле35 мента ИЛИ, выход которого..соединен со входом сброса триггера, шестым входом блока управления и информацион-. ным входом шестого регистра адреса, информационный выход которого подклю40 чен к четвертому входу схемы сравнения, а адресные вход и выход соединены соответственно с пятым выходом и входом первого регистра адреса.

На чертеже изображена функциональная схема предлагаемого устройства, Устройство содержит первый формирователь 1 сигналов, генератор 2 сигналов, регистр 3 программ, блок 4 управления с пятым выходом 5, первый коммутатор 6 с четвертым выходом

7, предназиаченные .для генерации программ, первый 8, второй 9, третий..

10 и четвертый 11 регистры адреса, схему 12 сравнения, пятый регистр

13 адреса, второй формирователь 14 сигналов, блок 15 питания, обеспе-. чивающий программируемое питание, первый компаратор 16 аналогового,ти35

5 8776 па, регистра 17 чтения, регистр 18 записи, второй компаратор 19, второй коммутатор 20, шестой регистр

21 адреса, первый 22, второй 23, третий 24, четвертый 25, пятый 26 5 и шестой 27 элементы И, элемент

ИЛИ 28, триггер 29, счетчик ЗО, регистр 31 зоны и третий компаратор 32, Первый и второй входы и выход

10 регистра 3 программ соединены соответственно с первым выходом первого коммутатора 6, с первыми входом и выходом первого формирователя сигналов 1, вторые вход и выход котороl5 го подключены соответственно к первым выходу и входу блока 4 управления. Второй вход и второй и третий выходы блока 4 управления соединены . соответственно с выходом генератора

2 сигналов и с первым и .вторым входами второго формирователя 14 сигналов, третий и четвертый входы и выход которого подключены соответственно к первому выходу блока 15 питания, ко второму выходу первого коммутатора

6 и к первому входу второго коммутатора 20. Входы первого компаратора

16 соединены соответственно с первым выходом второго коммутатора 20 и со вторым выходом блока 15 литания, третий выход которого. подключен ко второму входу коммутатора 20, а, вход — к третьему выходу первого коммутатора 6, Вход регистра 17 чтения соединен с выходом первого компаратора 16 а выход — с первым входом второго компаратора 19, второй вход которого подключен к первому входу регистра 18 записи, а выход — к третьему входу блока 4 управления. - 40

Четвертые вход и выход блока 4 управления соединены соответственно с выходом схемы 12 сравнения и со входом регистра 18 записи, второй выход которого подключен к третьему входу 4> второго коммутатора 20. Первйй, второй и третий входы и первый выход первого регистра 8 адреса соединены соответственно с выходом второго регистра 9 адреса, с первым выходом третьего регистра 10 адреса и с первым выходом и со входом четвертого регистра адреса. Вторые выходы первого 8, . третьего 10 и четвертого ll регыстров адреса подключены к соответствующим входам схемы 12 сравнения. Входы второго 9 и третьего 10 регистров адреса соединены с четвертым выходом 7 первого коммутатора 6. Четвертый вход

22 6 первого регистра 8 адреса подключен к пятому выходу 5 блока 4 управления„ а третий выход — к четвертому входу второго коммутатора 20, пятый вход и второй выход которого являются соответственно входом и выходом устройства.

Входы регистра 31 зоны н первые входы первого 22 и второго 23 элементов И соединены соответственно с пятым 5и с шестым выходами блока 4 управления. Первый вход третьего элемента И 24 и установочный вход счетчика 30 подключены к седьмому выходу блока 4 управления. Выход первого

22 и входы четвертого 25 элементов

О

И соединены соответственно с пятым входом, с восьмым и с девятым выхода-, ми блока 4 управления. Выходы счетчика 30 подключены к одним из входов третьего компаратора 32,и входам пятого 26 элемента И, выход которого соединен с первым входом шестого элемента И 27, второй вход которого подключен к выходу четвертого элемента

И 25 и счетному входу счетчика 30, а выход к информационному входу пятого регистра 13 адреса, адресные вход и выход которого соединены соответственно с четвертыми выходом и .входом первого регистра 8 адреса. Другие входы третьего компаратора 32 подключены к выходам регистра 31 soны, а выход к установочному входу триггера 29, инверсный выход которого соединен со вторым входом первого элемента И 22, а прямой выход со вторыми входами второго 23 и третьего 24 элементов И, выходы которых подключены соответственно ко входам элемента

ИЛИ 28. Выход элемента ИЛИ 28 соединен со входом сброса триггера 29, шестым входом блока 4 управления и информационным входом шестого регист" ра 21 адреса, информационный выход которого подключен к четвертому входу схемы 12 сравнения, а адресные вход и выход соединены соответственно с пятыми выходом и входом первого регистра 8 адреса.

Устройство работает следующим образом.

Предлагаемое устройство проводит функциональный контроль интегральных блоков схем памяти по трем аппаратно реализованным программам.

При выполнении первой програмьы первоначально производится запись фона "нулей" во все ячейки проверяны памяти, так как проверяются основные ее параметры: функционирование ячеек, правильность адресации, взаимовлияние ячеек, одновременный набор,- время выборки при считывании и время восстановления после записи.

Первоначально с первого коммутатора 6 заносятся исходные данные в регистр 3 программы о номерах программ и режиме контроля, режим "годен

ll негоден, контроль проводится до получения первого сигнала "Брак", режим автоматического поиска годных зон, в регистр 31 зоны о количестве последовательно годных ячеек, образующих зону, в блок 15 питания для задания уровней логических сигналов и напряжений питания проверяемой памяти, во второй формирователь 14 сигналов, для задания временных параметров сигналов, воздействующих на пронеряемую память, а также во второй 9 и третий 10 регистры адреса, после чего осуществляется пуск программного блока 4, в котором аппаратно реализованы три программы функционального контроля.

По командам первого формирователя 1 сигналов блок 4 управления осуществЛяет . .управление вторым формирователем 14 сигналов в необходимом режиме (запись или.чтение), выходные сигналы которого поступают на объект контроля через второй коммутатор 20.

Блок 4 управления также формирует и заносит исходные данные в регистр 18 записи (данные при записи, ожидаемый код при чтении). Выходные данные из объекта контроля через второй коммутатор 20 поступают на вход первого

4О компаратора )6, где сравниваются с заданными уровнями. логических сигналов к заносятся в регистр 17 чтения, после чего второй компаратор 19 сравнивает коды регистров чтения 17 и записи 18. Результат сравнения поступает в блок 4 управления, который формирует сигнал "Брак" или "Годен". Все сигналы, формируемые блоком 4 управления, синхронизируются генератором

50 2 сигналов.

Формирование адреса ячейки проверяемой памяти прокэводится s ïåðâoè регистре 8 адреса сигналами блока 4 уп55 равления согласно алгоритмам выполняемых программ путем добавления вычитания "единицы" иэ содержимого перваго регистра 8ладреса или обмена информации со вторым 9, третьим 10, 7 87762 2 8 емой памяти, затем осуществляется последовательный перебор ячеек с выполнением для каждой из них операции запись единицы — чтение единицы — запись нуля, — чтение нуля, после чего производктся запись фона

"единиц" во все ячейки проверяемой памяти с последующим последовательным перебором ячеек и выполнением для каждой из них операций запись l0 нуля — чтение нуля — запись единицычтение единицы. Эта программа используется только для выявления отказов, при которых из ячейки постоянно считывается "нуль", илк "единица" не- зависимо от записываемой в нее инфор мации, и тем самым позволяет определить предполагаемую годную зону прове. ряемой памяти, которая затем контролируется второй или третьей программой. Минимальный размер годных зон задается заранее и хранится в регистре 31 зоны, а максимальный размер определяется программно, что дает возможность получить информацию о распределении этих зон по проверяемой ,памяти.

При выполнении второй црограммы первоначально во все ячейки записывается фон "нулей". После этого в первую ячейку записывается "единица".

Затем из остальных ячеек считывается фон, потом "единица" и в ячейку вновь записывается фоновое значение. Такая. последовательность операций повторя1 ется для каждой ячейки памяти. Вслед за этим проводится проверка с инвертированными данными. Эта программа позволяет проверить функционирование ячеек, правильность адресации и вза имовлияния ячеек в предлагаемой год" ной зоне памяти.

При выполнении третьей программы первоначально во все ячейки записывается фон "нулей", после чего каждая аара ячеек проверяется следующим об- разом: во вторую ячейку записывается

"единица", нз первой считывается фон, во вторую записывается фон, из первой считывается фон, в третью записывает; ся "едица"Ф иэ первой считывается фон и т.д. После того, как все ячейки проверены по отношению к nepsoi, последовательность повторяется для второй ячейки памяти и т.д. Затем данные инвертируются и последовательность повторяется. Эта программа позволяет наиболее полно оцениТь работоспособность предлагаемой годной зо8776

Формула изобретения

9 четвертым 11, пятым 13 и шестым 2 1 регистрами адреса. Затем адрес из первого регистра 8 адреса через второй коммутатор 20 передается на соответствующие входы объекта контроля.

При выполнении первой программы содержимое первого регистра 8 адреса сравнивается схемой 12 сравнения с кодом адреса верхней границы проверяемой памяти, хранящимся в третьем ре- 10 гистре 10 адреса. Блоком 4 управления по )результату сравнения вырабатываются сигналн "Конец записи фона", ЧИнвертирование данных", "Конец первой программы".

Сигнал "Годен" при наличии признака первой программы проходит через четвертый элемент И 25 и добавляет еди. ницу в счетчик 30. Если код счетчика

30 равен нулю, пятый элемент И 26

20 формирует потенциал, разрешающий про. хождение .сигнала с выхода четвертого элемента И 25 через шестой элемент

И 27, на информационный вход пятого регистра 13 адреса. По этому сигналу

25 содержимое первого регистра 8 адреса передается в пятый регистр 13 адреса, который предназначен для хранения адреса нижней границы предполагаемой годной зоны. При отсутствии сигнала

"Брак" в счетчике 30 накапливается

1 число последовательно годных ячеек памяти, которое сравнивается с содер" жимым регистра 31 зоны третьим компаратором 32, выходным сигналом кото- 35 рого устанавливается в единичное состояние триггер 29. Единичное состояние триггера 29 указывает на обнаружение предполагаемой годной зоны, адрес верхней границы которой регист- 40

)ируется в шестом регистре 21 адреса сигналом с выхода элемента HJIH 28.

По этому сигналу содержимое первого регистра 8 адреса передается в шестой регистр 21 адреса, а также сбра" сывается в нулевое состояние триггер

29, и производится запуск второй или третьей программы на дальнейший контроль выявленной зоны. Выходной сигнал элемента ИЛИ 28 формируется по единич- 50 ному состоянию триггера 29 при наличии сигнала "Брак", нли сигнала "Конец первой программы", которые проходят соответственно через второй 23 и третий 24 элементы И на входы элемента

ИЛИ 28. Кроме того, сигналом "Брак", счетчик 30 устанавливается в нулевое состояние ° а по сигналу "Конец первой программы" и нулевому. состоянию

22 )о триггера 29 первый элемент И 22 вырабатывает сигнал "Конец контроля".

При выполнении второй или третьей программы содержимое первого регистра 8 адреса сравнивается с кодом четвертого )1 и шестого 21 регистров адреса схемой 12 сравнения, В четвертом регистре 11 адреса хранится адрес ячейки памяти, в которую. записано

"тест-слово", а в шестом регистре 21 адреса, адрес верхней границы предполагаемой годной эоны. При сравнении кодов первого 8 и четвертого 1) регистров адреса соответствующими сигналами блока 4 управления осуществляется восстановление фона в ячейке, адрес которой находится в первом регистре 8 адреса. Затем этот адрес наращивается на единицу и производится запись тест-слова по модифицированному адресу. После этого код адреса с первого регистра 8 адреса передается для хранения в четвертый регистр 11 адреса и выполнение. программы продолжается. Сравнение кодов первого 8 и шестого 21 регистров адреса осуществляется каждый раз при чтении "тест-слова", и, в случае сравнения, блоком 4 управления вырабатывается сигнал "Конец программы", нос" ле чего граничные адреса обнаруженной годной зоны выводятся на печать

tt по концу печати или по сигналу Брак полученному при Прохождении второй или третьей программы, после чего запускается первая программа контроля.

Технико-экономическое преимущество предлагаемого устройства заключается в том, что оно обеспечивает ° . контроль интегральных блоков памяти в режиме автоматического поиска годных эон и дает возможность получить информацию о распределении годных зон в накопителе проверяемого блока памяти, необходимую на этапе разработки и в процессе производства, за счет чего расширяется область применения устройства.

Устройство для контроля интегральных блоков памяти, содержащее генера"

Ю тор сигналов, регистр программ, форI мирователи сигналов, регистры адреСа, схему сравнения, регистр чтения, регистр записи, компараторы, коммутаторы, блок управления и блок пита

22 12

1. Авторское свидетельство СССР

У 354473, кл. G 33 С 29/004 1970.

2. Патент США.У 3751649, кл. С 11 С 29/00, опублик. 1973 (прототип).

11 8776 ния, причем первый и второй входы и выход регистра программ соединены соответственно с первым выходом первого, коммутатора, с первыми входом и выходом первого формирователя сигналов, вторые вход и вь1ход которого подключены соответственно к первым выходу и входу блока управления, второй вход и второй и третий выходы которого соединены соответственно с выходом 10 генератора сигналов и с первым и со вторым входами второго формирователя сигналов, третий и четвертый входы и выход которого подключены соот" ветственно к первому выходу блока пи" 15 тания, ко второму выходу первого коммутатора и к первому входу второго коммутатора, входы первого компаратора соединены соответственно с первым выходом второго коммутатора и со 20 вторым выходом блока питания, третий выход которого подключен ко второму входу второго коммутатора а вход— к третьему выходу, первого коммута-. тора, вход регистра чтения соединен у5 с выходом первого .компаратора, а выход — с первым входом второго компаратора, второй вход которого подключен к первому выходу регистра записи, а выход — к третьему входу блока управления, четвертые вход и вшход когорого соединены соответственно с выходом схемы сравнения и со входом регистра записи, второй выход которо-, го подключен к третьему входу второ35

ro коммутатора, первый, второй и третий входы и первый выход первого регистра адреса соединены соответственно с выходом второго регистра адреса, с первым выходом третьего регист

40 ра адреса, с первым выходом и со входом четвертого регистра адреса, вторые выходы первого,. третьего и четвертого регистра адреса подключены к соответствующим входам схемы сравнения, 1

35 входы второго и третьего регистров адреса соединены с четвертым выходом

/ первого коммутатора, четвертый вход первого регистра ацреса подключен к пятому выходу блока управления, а третий выход — к четвертому входу вто50 рого коммутатора, пятый вход и. второй выход которого являются соответ-. ственно входом и выходом устройства, о т л и ч а ю щ е е с я . тем, что, с, целью расширения области применения

55 устройства за счет обеспечения режима поиска годных зон в.накопительных интегральных блоках памяти, оно . содержит триггер, счетчик, регистр зоны, третий, компаратор, пятый и шестой регистры адреса, элемент ИЛИ и элементы И, причем входы регистра зоны и первые входы первого и второго элементов И соединены соответственно . с пятым и с шестым выходами блока управления, первый вход третьего элемента И и установочный вход счетчика подключены к седьмому выходу блока управления, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и с девятым выходами блока управления„ выходы счетчика подключены к седьмому выходу блока управпения, выход первого и входы четвертого элементов И соединены соответственно с пятым входом, с восьмым и девятым выходами блока управления, выходы счетчика подключены к одним чз входов третьего компаратора и входам пятого элемента И, выход которого соединен с первым входом шестого элем мента И, второй вход которого подключен к выходу четвертого элемента

И и счетному входу счетчика, а выход к информационному входу пятого регпстра адреса, адресные вход и выход которого соединены соответственнсо с третьим выходом и четвертым входом первого регистра адреса,, другие входы третьего компаратора подключены к выходам регистра зоны, а выход — к установочнаму входу триггера, инверсный выход которого соединен со вторым входом первого элемента И, а прямой выход со вторыми входами второго и третьего элементов И, выходы которых подключены соответственно ко входам элемента ИЛИ, выход которого соединен со входом сброса триггера, шестым входом блока управления и информационнщм входом шестого регистра адреса, информационный выход которого подключен к четвертому входу схемы сравнения, а адресные вход и выход соединены соответственно с пятыми выходом и входом первого регистра, адреса. ,Источники информации, принятые во внимание при экспертизе